導(dǎo)語：電子自動(dòng)化技術(shù)發(fā)展及數(shù)字電子中運(yùn)用一文來源于網(wǎng)友上傳，不代表本站觀點(diǎn)，若需要原創(chuàng)文章可咨詢客服老師，歡迎參考。

EDA(ElectronicsDesignAutomation)即電子設(shè)計(jì)自動(dòng)化技術(shù),是一種以計(jì)算機(jī)為工作平臺(tái),利用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)等多種應(yīng)用學(xué)科的最新成果,開發(fā)成的一整套電子CAD軟件,是一種用于電子元件產(chǎn)品和系統(tǒng)設(shè)計(jì)的綜合技術(shù)。主要能幫助電子工程師從事三方面的設(shè)計(jì)工作,即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。

1EDA技術(shù)的基本特征及發(fā)展趨勢(shì)

EDA技術(shù)的基本特征是采用高級(jí)語言描述,具有系統(tǒng)級(jí)仿真和綜合能力。具體而言,設(shè)計(jì)人員采用“自頂向下”的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,然后采用VHDL、Verilog-HDL、ABEL等硬件描述語言對(duì)高層次和系統(tǒng)行為進(jìn)行設(shè)計(jì),并通過邏輯綜合優(yōu)化工具生成目標(biāo)文件,最后系統(tǒng)的電路由CPLD、FPGA或ASIC(專用集成電路)來實(shí)現(xiàn)。EDA技術(shù)的發(fā)展至今已有30年的歷程,其大致可分為三個(gè)階段。20世紀(jì)70年代為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段,人們用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯、PCB布局布線,這極大的促進(jìn)了當(dāng)時(shí)中小規(guī)模集成電路的開發(fā)和應(yīng)用,使人們得以從繁雜的機(jī)械圖的版圖設(shè)計(jì)工作中解脫出來,這是第一代EDA技術(shù)。80年代,出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代EDA技術(shù),即計(jì)算機(jī)輔助工程階段(CAE),其主要功能:原理圖輸入、邏輯仿真、電路分析、自動(dòng)布局布線、PCB后分析,稱之為“電路級(jí)設(shè)計(jì)”。90年代后,出現(xiàn)了以高級(jí)語言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)。它采用的是一種“自頂向下”的全新設(shè)計(jì)方法,這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手,在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì),在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò),并用硬件描述語言對(duì)高層次的系統(tǒng)和行為進(jìn)行描述,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證,然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以用ASIC來完成。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的,也就有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤,避免了設(shè)計(jì)工作的浪費(fèi),極大地提高了系統(tǒng)設(shè)計(jì)效率,縮短了產(chǎn)品的研發(fā)周期。

2EDA技術(shù)的基本設(shè)計(jì)思路

2.1EDA技術(shù)的電路級(jí)設(shè)計(jì)

電路級(jí)設(shè)計(jì)工作的流程圖如圖1所示。設(shè)計(jì)人員首先確定設(shè)計(jì)方案,并選擇能實(shí)現(xiàn)該方案的合適元器件,然后根據(jù)元器件設(shè)計(jì)電路原理圖,接著進(jìn)行第一次仿真,其中包括數(shù)字電路的邏輯模擬、故障分析等,其作用是在元件模型庫(kù)的支持下檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。仿真通過后,根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作PCB之前,還可以進(jìn)行PCB后分析,并將分析結(jié)果反饋回電路圖,進(jìn)行第二次仿真,稱之為后仿真。其作用是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。綜上所述,EDA技術(shù)的電路級(jí)設(shè)計(jì)可以使設(shè)計(jì)人員在實(shí)際的電子系統(tǒng)產(chǎn)生以前,就“已經(jīng)”全面了解系統(tǒng)的功能特性和物理特性,從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段,縮短開發(fā)時(shí)間,降低開發(fā)成本。

2.2EDA技術(shù)的系統(tǒng)級(jí)設(shè)計(jì)

隨著技術(shù)的進(jìn)步,電子產(chǎn)品的更新?lián)Q代日新月異,產(chǎn)品的復(fù)雜程度得到了大幅增加,以前鑒于電路級(jí)設(shè)計(jì)的EDA技術(shù)已不能適應(yīng)新的形勢(shì),必須有一種高層次的設(shè)計(jì)方法,即“系統(tǒng)級(jí)設(shè)計(jì)”。其設(shè)計(jì)流程圖如圖2所示。基于系統(tǒng)級(jí)的EDA設(shè)計(jì)方法其主要思路是采用“自頂向下”的設(shè)計(jì)方法,使開發(fā)者從一開始就要考慮到產(chǎn)品生產(chǎn)周期的諸多方面,包括質(zhì)量成本、開發(fā)周期等因素。第一步從系統(tǒng)方案設(shè)計(jì)入手,在頂層進(jìn)行系統(tǒng)功能劃分和結(jié)構(gòu)設(shè)計(jì),第二步用VHDL、Verilog-HDL等硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述;第三步通過編譯器形成標(biāo)準(zhǔn)的VHDL文件,并在系統(tǒng)級(jí)驗(yàn)證系統(tǒng)功能的設(shè)計(jì)正確性;第四步用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)絡(luò)表,這是將高層次的描述轉(zhuǎn)化為硬件電路的關(guān)鍵;第五步將利用產(chǎn)生的網(wǎng)絡(luò)表進(jìn)行適配前的時(shí)序仿真;最后系統(tǒng)的物理實(shí)現(xiàn)級(jí),它可以是CPLD、FPGA或ASIC。

3EDA技術(shù)在現(xiàn)代數(shù)字電子系統(tǒng)設(shè)計(jì)中的應(yīng)用

3.1設(shè)計(jì)要求

設(shè)計(jì)一個(gè)四位二進(jìn)制同步計(jì)數(shù)器。同步計(jì)數(shù)器是指在時(shí)鐘脈沖(CP)的控制下,構(gòu)成計(jì)數(shù)器的各觸發(fā)器狀態(tài)能夠同時(shí)發(fā)生變化。該計(jì)數(shù)器帶異步復(fù)位,計(jì)數(shù)允許,四位二進(jìn)制同步計(jì)數(shù)器電路,如圖3所示,其真值表如表1。

3.2用VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)來設(shè)計(jì)

其設(shè)計(jì)代碼如下:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcountAISPORT(cp,clr,en:INSTD_LOGIC;Qa,,qb,qc,qd:OUTSTD_LOGIC);ENDcountAARCHITECTUREcountAOFcountAISSIGNALcount_4:STD_LOGIC_VETOR(3DOWNTO0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS(cp,clr)BEGINIF(clr=1)THENCount_4<=“0000”;ELSEIF(CP‘EVENTANDCP=1)THENIF(en=1)THENIF(count_4=“1011”)THENcount_4=“0000”;ELSEcount_4=count__4+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDexample;

3.3系統(tǒng)功能仿真

即驗(yàn)證系統(tǒng)設(shè)計(jì)模塊的邏輯功能。設(shè)計(jì)人員可以利用EDA工具,運(yùn)用測(cè)試平臺(tái)的方法來進(jìn)行驗(yàn)證。測(cè)試平臺(tái)可以實(shí)現(xiàn)自動(dòng)地對(duì)被測(cè)試單元輸入信號(hào)測(cè)試矢量,并且通過波形輸出,文件記錄輸出或與測(cè)試平臺(tái)中的設(shè)定輸出矢量相比較,驗(yàn)證仿真結(jié)果。本系統(tǒng)輸入CP,CLR,EN三個(gè)信號(hào),可以得到其輸出波形。經(jīng)驗(yàn)證,系統(tǒng)邏輯功能正確。(注:一般較簡(jiǎn)單的系統(tǒng)也可忽略這一步)。

3.4邏輯綜合與優(yōu)化

所謂邏輯綜合,即是將較高抽象層次的描述自動(dòng)地轉(zhuǎn)換到較低抽象層次描述的一種方法,目前的EDA工具提供了良好的邏輯綜合與優(yōu)化功能。它利用綜合器對(duì)VHDL源代碼進(jìn)行綜合,優(yōu)化處理,并將設(shè)計(jì)人員設(shè)計(jì)的邏輯電路圖自動(dòng)轉(zhuǎn)化為門級(jí)電路,并生成相應(yīng)的網(wǎng)絡(luò)表文件。一般的邏輯綜合過程如圖4所示。

3.5系統(tǒng)時(shí)序仿真

即驗(yàn)證系統(tǒng)設(shè)計(jì)模塊的時(shí)序關(guān)系。本系統(tǒng)在輸入CP、EN、CLR三個(gè)信號(hào)下,可以輸出時(shí)序波形圖。從時(shí)序波形圖可知,系統(tǒng)的延遲時(shí)間符合設(shè)計(jì)要求。(時(shí)序圖略)3.6編程下載經(jīng)過以上幾個(gè)設(shè)計(jì)步驟以后,設(shè)計(jì)人員在確定設(shè)計(jì)系統(tǒng)基本成功以后,即可通過編程器或下載電纜下載數(shù)據(jù)流進(jìn)行硬件驗(yàn)證。最后物理實(shí)現(xiàn)級(jí)通過ASIC形式實(shí)現(xiàn)。

4結(jié)論

隨著科技的進(jìn)步,電子產(chǎn)品的更新可謂日新月異,EDA技術(shù)是電子產(chǎn)品開發(fā)研制的動(dòng)力源和加速器,也是現(xiàn)代電子設(shè)計(jì)的核心,特別是進(jìn)入21世紀(jì),伴隨CPLD,FPGA等ISP邏輯器件的廣泛應(yīng)用,VHDL、Verilog—HDL等硬件描述語言的普及,ASIC技術(shù)的不斷完善,EDA技術(shù)在現(xiàn)代數(shù)字電子系統(tǒng)中的應(yīng)用越來越重要。目前,EDA技術(shù)在我國(guó)尚未普及,掌握和普及EDA技術(shù)對(duì)于更新傳統(tǒng)的電子設(shè)計(jì)方法和加入WTO以后我國(guó)電子工業(yè)迎接世界的競(jìng)爭(zhēng)和挑戰(zhàn),都將起到積極的作用。