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摘要：當前多個全球衛星導航系統（GNSS）信號的頻率及體制不同，傳統的基于超外差或低中頻架構的無線接收機需要在模擬域通過復雜的模擬電路進行下變頻、濾波、放大、模數轉換等信號處理，且需要多個模擬通道來處理多模信號，這給多模導航一體化soc芯片的設計帶來了極大的挑戰。針對上述情況，文中基于模擬最小化、數字最大化的思想，通過芯片內部集成高增益射頻放大器、低功耗的高速模數轉換器、低抖動的時鐘鎖相環以及數字信號處理的基帶處理及CPU電路，創新性地提出一種基于軟件無線電架構的多模導航SoC芯片。然后，進行55nmCMOS工藝電路設計、版圖設計、仿真及硅流片驗證。測試結果表明，文中的SoC芯片具備多模導航功能，定位精度可達到2.5m，授時精度為55.9ns，測速精度為0.06m/s，功耗為81mW，芯片面積大小為6230μm×4480μm。所提出的多模導航SoC芯片與市場主流產品性能相當，可滿足導航系統需求。

關鍵詞：SoC芯片；多模導航；軟件無線電架構；GNSS；無線接收機；信號處理；仿真驗證

隨著集成電路技術的快速發展，導航系統終端經歷了從第一代的分立器件及模塊為主的多芯片設計到第二代的導航射頻前端芯片和數字基帶處理芯片為主的兩片系統設計，目前已經演變成第三代基于導航SoC芯片的單芯片系統設計[1?4]。單芯片導航SoC芯片內部集成了導航射頻前端模擬電路模塊、大規模的數字基帶處理以及CPU處理器模塊。目前，大多數單芯片導航SoC芯片是基于超外差或低中頻的無線接收機架構，通過在模擬域進行混頻將接收的射頻導航信號轉換成中頻信號；然后經過中頻濾波放大，進而通過模/數轉換器ADC將模擬中頻信號轉換成對應的數字信號；從而進入基帶處理電路及CPU在數字域進行數字信號處理，得到期望的導航電文信息[5?7]。然而這種基于模擬域混頻完成頻率變換的導航SoC在期望滿足多模導航信號的接收時，往往需要多個模擬通道來完成不同模式的導航信號模擬與轉換，非常不利于在單片集成。本文基于模擬電路最小化、數字電路最大化的設計思想，創新性地提出了一種基于軟件無線電架構的多模導航SoC芯片架構，通過低功耗高速模數轉換器直接對導航信號進行射頻采樣量化轉換，在數字域完成頻率變換及信號處理。數字電路隨著集成電路工藝的進步，面積和功耗可以不斷降低，由于內部集成了寬帶的射頻放大器和高速ADC，可以對不同模式的導航信號全部進行采樣量化轉換，實現了單個模擬通道完成多模導航信號的處理，從而實現了系統終端的最優化設計。

1電路設計

1.1多模導航

SoC芯片的系統架構設計如圖1所示，本文設計的高性能多模系統導航SoC芯片內部集成高增益射頻放大器、低功耗高速ADC、鎖相環、數字下變頻、大規模的相關器、16個跟蹤環路、AMBA總線和外設等。外圍只需要搭載天線連接低噪聲放大器（LNA）、聲表射頻濾波器（SAW）、時鐘和電源，即可構成多模導航系統終端，實現實時位置及時間信息的獲取[8]。圖1多模導航SoC芯片的系統架構

1.2寬帶射頻放大器的設計

導航SoC芯片中的射頻放大器主要完成導航信號的低噪聲放大，使得微弱的導航信號及噪聲放大到ADC可以完成量化的信號電平值[9]。不同模式導航信號的頻率差異較大，為了滿足北斗、GPS、GlONASS等導航信號的射頻放大要求，該射頻放大器的帶寬設置為1.1~1.7GHz，增益設計為38dB。本文設計的射頻放大器結構如圖2所示。放大器包括三級放大器電路和一級輸出驅動電路，在第一級的輸入中還加入了寬帶匹配電路，寬帶匹配電路全部在片上實現。

1.3低功耗高速模數轉換器

ADC的設計射頻采樣ADC主要完成射頻信號的采樣量化，將模擬信號轉換成對應的數字信號，提供給后端的數字基帶處理電路進行處理。該模塊的主要難點是射頻采樣，由于要量化的信號頻率高達1.5GHz以上，如果采用低通奈奎斯特ADC需要轉換時鐘超過3GHz，這在具體的電路實現上是十分困難的，而且電路實現所需的功耗、面積較大，也是十分不經濟的。導航信號的帶寬一般在幾十兆赫茲以內，本文根據帶通奈奎斯特采樣定律，采用欠采樣的ADC來完成采樣量化轉換，實現具體的電路功能。該ADC的模擬全功率輸入帶寬要包括各模式下的導航信號頻率，同時要具有足夠的動態范圍。為了系統抗飽和的要求，該射頻采樣ADC要實現的具體技術指標為7bit/250MSPS，模擬輸入帶寬為2.5GHz，功耗低于10mW。本文設計的高速ADC結構框圖如圖3所示，該ADC采用的是典型的逐次逼近SARADC架構。從圖3結構框圖可知，該ADC可劃分成如下電路子模塊：寬帶采樣保持電路、非二進制權重電容DAC電路、動態比較器和鎖存輸出電路、逐次逼近控制邏輯電路和開關電容陣列控制邏輯產生電路、輸出控制和驅動電路、時鐘放大和處理模塊、基準產生和偏置電路等[10?11]。

1.4高性能時鐘鎖相環的設計

在導航SoC芯片中，鎖相環主要用于ADC、基帶處理及CPU的系統時鐘。由于ADC直接對射頻信號完成采樣量化，時鐘信號的質量將限制轉換后數字信號的信噪比，因此本文SoC芯片中需要設計一個低噪聲、性能穩定的鎖相環。本文設計的倍頻鎖相環結構框圖如圖4所示。該鎖相環由鑒相器（PhaseDetector）、電荷泵（Cpump）、環路濾波器、四級壓控差分振蕩器、相位內插器、電壓調節器、時鐘選擇器、分頻器和測試電路等組成。采用1.2V/2.5V雙電源供電，其中1V主要給鑒相器、分頻器等數字電路供電；2.5V電源提供給電壓基準源，產生出電荷泵、環路濾波器、壓控振蕩器、相位內插器等模塊所需的工作電壓。

1.5數字處理電路的設計

多模導航SoC芯片的數字電路如圖5所示，主要包括數字基帶處理電路及CPU處理器電路兩大部分。數字基帶處理電路主要完成數字混頻、數字濾波及相關處理等操作，以實現捕獲和跟蹤功能。從數字化的電磁波信息中解析出衛星發射的導航電文，CPU及外設、總線等承載著軟件的運行，并賦予芯片與外界通信的能力。軟件運行在CPU上，讀取基帶解析出的導航電文，計算得到芯片的位置、速度、時間等信息，并通過NMEA協議從UART串行口輸出[12?13]。

2版圖設計

本文設計的多模導航芯片采用55nmCMOS工藝設計實現，模擬部分采用全定制的版圖設計方法，放置在芯片的左下角，從左到右依次為射頻放大器、ADC和PLL；數字部分采用大規模數字電路的自動布局布線的版圖設計方法[14]。導航SoC芯片的版圖如圖6所示，芯片整體面積大小為6230μm×4480μm。

3測試結果

根據上述方案實現的多模導航SoC芯片采用數模混合集成電路的設計技術，并結合超深亞微米VLSI設計技術，不僅在功能上全面達到了設計要求，同時在芯片功耗、面積、可測性及使用靈活性方面也獲得了良好的效果。基于該導航SoC芯片的系統終端測試平臺，綜合考慮結構、環境適應性、可靠性、電磁兼容性、長期穩定性等綜合因素，所設計的導航SoC芯片系統的測試終端如圖7所示，實際路測結果如圖8所示。導航SoC芯片的技術指標與目前市場主流導航芯片產品性能對比如表1所示。

4結論

基于軟件無線電架構的多模導航SoC芯片通過對接收到的衛星導航信號直接射頻采樣量化轉換成對應的數字信號，在數字域完成頻率變換，通過單個模擬接收通道處理多個不同頻率不同制式的導航信號，極大地降低了模擬電路的規模。該導航SoC芯片通過軟件配置可實現單GPS、單北斗及GPS/北斗的雙模衛星信號的射頻接收、基帶處理、電文解析、協議處理，能夠滿足用戶定位、授時及測速等需求。該導航SoC芯片與市場主流的SoC芯片性能相當，目前已經開展產業化應用，隨著市場開拓，其將極大地促進導航產業的健康發展，推進我國衛星導航技術的國際化以及核心芯片的國產化。

作者：孫金中 付秀蘭 高艷麗 單位：安徽芯紀元科技有限公司