導語：如何才能寫好一篇數字電路，這就需要搜集整理更多的資料和文獻，歡迎閱讀由公務員之家整理的十篇范文，供你借鑒。

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【關鍵詞】數字電路 物理電路 高電平 低電平

1 簡介

每天一起床，手機開始播報今天的天氣預報，溫馨地提示空氣質量如何，當你忙碌了一天，在回家的路上撥一下手機，門口的攝像頭從你的瞳孔中讀取到你的個人信息，馬上通知中央電腦主人回來了，門就自動打開了。借助數字技術，這些都將成為現實，走進普通的家庭。而要把數字技術和日常生活聯系起來，就要應用我們正在學習的物理知識。

本文以物理電路為基礎，重點說明物理電路是數字電路的基礎，從而對數字電路的特點、優越性及發展進行闡述。

2 物理電路

如圖1所示：當開關打開時， 無論滑動變阻器怎么變化，電路中電流表讀書為零，電壓表讀數為零。只有當開關閉合，滑動變阻器有阻值時電流表、電壓表才會有讀數。

3 數字電路及其特點

所謂數字電路，就是用數字信號完成對數字量進行算術運算和邏輯運算的電路或數字系統。由于它具有邏輯運算和邏輯處理功能，所以又稱數字邏輯電路。

數字電路的特點，在一個周期內數字電路的電流和電壓是脈動變化的。數字電路對信號的傳輸是通過開關特性（如三極管）來實現操作的。在模擬電路中， 電壓、電流、頻率，周期的變化是互相制約的，而數字電路中電壓、電流、頻率、周期的變化是離散的。數字電路只是在小電壓，小電流底功耗下工作，完成或產生穩定的控制信號。數字電路是通過它特有的邏輯運算來完成整個電路的操作過程。 由于數字電路所處理的是邏輯電平信號，因此，從信號處理的角度看，數字電路系統具有更高的信號抗干擾能力。

模擬信號有無窮多種可能的波形，而數字信號只有兩種波形（高電平和低電平），這就為信號的接收與處理提供了方便。數字電路中有限的波形種類保證了它具有極強的抗干擾性，受擾動的波形只要不超^一定門限總能夠通過一些整形電路（如斯密特門）恢復出來，從而保證了極高的準確性和可信性，而且基于門電路、集成芯片所組成的數字電路也簡單可靠、維護調度方便，很適合于信息的處理。

簡單地說就是：數字電路的輸入和輸出信號電壓值要么與電源電壓接近，要么與0V接近，只有這兩種情況。 圖2為數字信號。

4 物理電路和數字電路的關系

圖1中：

當開關打開時，電路中無電流電壓，相當于數字電路中的“0”。

當開關閉合時，電路中有電流電壓，相當于數字電路中的“1”。

其實，通過圖1，這個簡單的例子我們可以認識到，物理中學過的電路圖，它就是數字電路中最簡單基礎的邏輯電路，數字電路可以簡單的理解為是兩種狀態。如：開或關、是或者不是，有或者沒有，高電壓或者低電壓等等。

數字電路是將高中的實際簡單線性電路轉化成更抽象的數字分析的數字電路，高中知識是基礎，著重分析問題的能力，大學知識是深化，體現是解決問題的能力，兩者不能簡單的劃等號。

5 數字電路設計

舉例：

設計要求：客廳有一燈，開關為一個兩位密碼A，B。只有A和B都是1的時候燈才會亮，否則燈關閉。

電路的設計 ： A B 表示兩位密碼 ，只有0和1兩種狀態。

Y表示燈，0表示燈滅，1表示燈亮。

電路的實質：其實，A和B就是兩個開關。1表示接通，0表示斷開。A和B兩個開關串聯，只有同時接通，燈才會亮。但是做成數字電路，我們就不需要關心真實電路到底是什么樣子的，只需要知道密碼就可以了。當然，這只是一個簡單的例子，數字電路的優越性不止于此。

6 數字電路的發展

從AT&T公司杰出的科學家香農博士第一次量化地描述了信息，并把人類帶入用信息論指導的時代，數字通信隨之誕生，并且使今天的每一個人受益。伴隨著現在科技的進步與經濟的飛速發展，數字電子技術得到了快速發展的時期，數字電子技術的應用領域得到了不斷擴大，現階段數字電子技術的發展與壯大使得全球信息化進程得到發展。和世界上任何事物一樣IT產業也是快速變化和發展的。以前想都不敢想的應用會不斷涌現，數字技術的研發必須針對多年后的市場。在我國各行各業中，數字電子技術的應用比例越來越大。為了更好地發揮數字電子技術的作用，保證數字電子技術滿足社會發展的要求，就需要開發更加有效的新型數字電子技術與產品。

7 結束語

本文基于物理電路的學習，主要闡述了物理電路與數字電路的關系及數字電路的特點，從而進一步討論了數字電路的優越性和它的發展。隨著科技的發展，數字電子技術將會更廣泛的應用于日常生活中，要大力發展數字電子技術，為電子產品數字化奠定堅實的基礎。數字電子技術也一定會迎來下一個浪潮，我夢想能成為下一個浪潮的弄潮兒，站在浪潮之巔，努力拼搏。

參考文獻

[1]閻石.數字電子技術基本教程[M].清華大學出版社，2007，8，1.

[2]閻石.數字電子技術基礎第四版[M].高等教育出版社，1998.

[3]吳軍.浪潮之巔[M].電子工業出版社，2011.

作者簡介

秦夏偉（1999-），男。現就讀于西安市五環中學。

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【關鍵詞】編碼器 譯碼器 比較器 數碼管顯示

隨著國家的進步現代技術的提高，我們也開始重視數字電路技術基礎器件的認識和實踐，《數字電子技術基礎教程》中有涉及編碼器、譯碼器、比較器、數碼管等相關知識的學習，為以后的深度研究和相關知識學習打下堅實的基礎。本設計介紹基于數電課本相關知識合理運用于實踐學習中，方便老師把課本知識具體化，同學把相關知識實踐化。

1 按鍵顯示綜合實驗原理圖設計

如圖1所示。

第一部分：主要是由10個6腳開關、1片74LS147、1片74LS00、 1片74LS85、3個10歐姆的電阻、3個LED等構成。這里隨意按動一個按鍵（按鍵平時不按是輸出為1，按下輸出0），通過10線―4線編碼器74LS147進行編碼，送至74LS00取反，求反的結果送到74LS85的4個輸入端“ABCD”―可進行二進制碼和BCD碼的比較。并對兩個4位字的比較結果由三個輸出端（Fa>Fb，Fa=Fb，Fa

第二部分：主要是由10個6腳按鍵開關、1片74LS147、1片74LS00、1片74LS48、7個的限流電阻（100歐姆～200歐姆）、1個共陰極數碼管組成。開關對應0～9號，當按下其中任意一個開關，此時輸出由“1”變為“0”，通過10線―4線編碼器74LS147進行編碼，送至74LS00取反，求反的結果送4線―7線譯碼器74LS48進行譯碼，最后通過數碼管顯示相應按鍵按下的數字。

2 數字電路綜合實驗電路板的PCB設計

如圖4所示。

系統板PCB是通過Altium Designer軟件繪制而成，它包含第一部分的“比較亮燈顯示”模塊和第二部分的“數碼字符顯示”模塊。其中，PCB板相關參數設置如下：線寬35mil、焊盤內徑40mil 外徑X―70mil Y―100mil、排針PIN HEADER、開關―不鎖六角開關、電阻―100歐姆。

3 數字電路綜合實驗電路板的按鍵顯示實物

如圖5所示。

4 結論與展望

通過《數字電子技術基礎教程》相關知識的學習，把書本知識具體化。通過常見的編碼器芯片和譯碼器器件及其數值比較器和共陰極的7段顯示數碼管組成我們按鍵顯示的核心部分。增強了我們動手實踐能力也提高了我們對相關知識的認知和熟悉度；另一方面方便老師課堂事物進行演示教學，提高了教學質量和同學的興趣度。當然，按鍵顯示模塊還可以拓展到很多地方，比如：可以增強D觸發器74LS74芯片構成搶答器模塊，總開關可以由支持人控制，當開關被按下輸出低電平；選手微動開關平時為0，按下為1，提高一個CP上升沿，相應觸發器輸出Q=1，同時其他觸發器的D=0，故其他選手的動作不起作用。

（通訊作者：穆玉珠）

參考文獻

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關鍵詞：數字電路 在線故障 檢測技術

中圖分類號：TP274 文獻標識碼：A 文章編號：1007-9416（2015）12-0000-00

數字設備由于電路或自身元件，工作環境等原因，導致數字電路在運行過程出現各種程度的故障，影響數字電路正常工作。傳統的數字電路檢測主要是利用儀表和人工測試來進行檢測分析，耗時較長，檢修難度較大，檢修效率偏低，不能維持數字電路正常快速運行。因此需要找尋更快速的檢測方法，來快速完成數字電路故障檢修。

1 數字電路故障特點

數字信號指以多個離散的數值表示的離散信號，而數字電路就是對這些離散的數字信號進行有效處理的電路。其功能主要分為時序型和組合型。在輸送界限中指存在簡單的組合型電路，沒有反饋路線，數據的輸送主要取決于輸入進的信號，與前期的電路輸送不存在必然聯系，因此沒有進行任何數據記錄。而組合型與時序型的區別在于是否有集成數據來體現，時序型電路的主要構成在于觸發器擁有的儲蓄功能，其狀態的表達及記憶主要是通過該電路完成的。在儲蓄電路末端一定要進行信號的輸出與收取工作，這一現象中由于需要檢測的數據較多，最多可高達上千條。而且電路中的元件主要設置在軟芯片中，有較多的物理曲線，檢測過程會比較復雜，十分不利于對于數字電路的檢測。

2 數字電路故障原因

（1）設計未考慮集成參數變化。由于設計時沒有充分考慮元件的集成參數變化，導致電子元件使用時出現元件老化、參數性能不穩定甚至降低的不良狀況。例如進行簡單的數字電路運輸只能選取8個同型號電路，但其所帶實際電路早已超過指定數值，由于高數值引起的低電壓極速上升，會對電路內部元件及系統進行破壞，影響數字電路正常運行，因此高負荷電路的應用是十分重要的。（2）工作環境不佳。大部分的數字電路對于運行環境有一定的要求，如溫度不能過高或過低、對于電路要合理控制、工作時間不宜過長，保持環境干燥等，任何的環境變化都會影響數字電路正常運行。另外如果環境中存在較強的電磁干擾，也會導致數字電路無法正常運行。（3）超出使用期限。對數字電路的過度使用，會加速數字電路元件老化，降低數字電路各項使用性能，增加了數字電路發生故障的機率。（4）線路安排不合理。進行電路安裝時，由于安排不合理，出現斷線、漏線、末端信號計算不準確、電路元件安裝失誤、放置輸送處理不當等，都會嚴重影響數字電路正常運行，引發線路故障。

3在線電路檢測技術

（1）持續觀測。持續不斷的觀察是對電路檢測的基礎方法，對電源連接，引腳狀態，內部元件運行，線路分布，輸入末端等進行隨時觀測。并且在設備通電過后進行隨時觀察，看內部零件是否出現冒煙、發燙，電源短路的現象。這是在線電路的初步檢測方法。（2）分割檢測。將整體的數字電路進行分割，獨立數字電路單元、功能及構造，將電路各部分獨立檢測，并進行電源連接，找尋局部障礙，再利用邏輯筆確定障礙部位。以計算數據電路檢測為例，可分為區域、計算設備、和數據顯示器三個部分。計算數據電路輸入計數脈沖，分析譯碼設備反饋的數據。如試用3線至8線的譯碼器74LS138與非門構建羅輯函數，還可再與數據顯示器連接，檢測電路運行是否正常。諸如此類的方法應用，有助于快速找出故障部位。（3）電阻測試。電阻測試主要是針對通電后的電路檢測。如電路電源連接后，如果出現發燙、冒煙的現象。為了防止故障的進一步擴散，需要快速阻斷電源連接，再對其使用單組檢測設備，檢查內部輸送端口是否正常，電源是否短路等。電阻測試的方法還可用于數字線路、電路地板等進行檢測，主要針對的是接觸不良、電路短路的故障問題。（4）替換零件。數字電故障極少部分較為隱蔽，如電路中的集成零件性能下降時，采用邏輯電平對于故障點進行找尋比較困難，這時候可以使用替換法，將故障零件用相同型號但質量性能更好的零件進行替換，然后檢測故障是否清除，是處理這類隱蔽故障的重要方法。需要注意的是，在進行零件替換期間，一定要切斷電源。

4檢測注意事項

（1）檢測有一定的順序，不能盲目進行。可首先使用萬用表對集成設備及電源進行檢測。CMOS設備可以用于對連線、底版、集成線路等進行檢測；其次使用直觀觀察法，對客戶進行詢問后初步確定大體故障部位，然后通過直接觀察，檢測設備元件完整情況。然后連接電源，查看是否存在冒煙、發燙等現象，若有應立即拔掉電源，如果一切正常，則需要對電路信號進行測量，找出故障原因；最后可對故障進行合理排除，這種方式常常用于組合電路檢測。該方法主要是保持原有的輸入，用邏輯筆檢測輸入電平，比較數值，尋找故障點。如時序型電路檢測時，應使用波形方式進行觀察，檢測時鐘信號，有效尋找設備故障。若發現線路與底板故障，應先切斷電源，再使用電阻測試法對線路連接點進行檢測，看數據是否正常。若是數字電路設備故障，可檢測該設備邏輯系統。以較為復雜的MSI為例，可使用專業的檢測設備檢測數字電路，或者使用替換法用新的裝置替換故障部位。（2）由于數字電路設備多樣，型號較多，在對不常見型號進行檢測時，需參照檢測手冊，了解數字電路型號，運轉功率，引腳名稱等，按照檢測手冊進行檢查。同時注意遵守手冊的注意事項，更有助于進行故障的排查。

5結語

綜上所述，隨著數字電路的廣泛應用，其故障發生頻率也日益增加，數字電路故障檢測也越來越重要。檢測人員只有不斷積累經驗，熟練掌握故障檢測技術，了解故障形成原因，才能在檢測時選出最合適的方法，以最快的速度進行故障排除，保障數字電路正常運行。

參考文獻

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[3]雷振雄.關于數字電路的故障測試方法研究[J].科技致富向導，2013，（14）.

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關 鍵 詞 數字電路；軟錯誤；防護；方法

中圖分類號：TN79 文獻標識碼：A 文章編號：1671—7597（2013）021-083-01

隨著納米時代的到來，數字電路的制造工藝不斷改革與創新，但是，革新與挑戰是并存的。目前，數字電路的設計制造面臨著諸多挑戰，其中一項就是在達到設計標準的前提下，如何能使設計制造的電路可靠運行。

增強數字電路可靠性的方法主要是容錯技術的使用，這種技術的應用是為了保證數字電路的功能不受到影響或者所受的影響最低。其原理是增加冗余資源，有效降低因故障所造成的影響。但隨著工藝尺寸的改進，運用環境的變化以及海拔高度的改變，數字電路軟錯誤率也隨之受到影響，軟錯誤率的升重影響了集成電路的可靠性，集成電路的可靠性又直接決定了計算機系統的可靠性，因此，數字電路軟錯誤防護方法的研究逐漸成為研究熱點。

1 數字電路中軟錯誤的類型

1） 時序邏輯電路中的軟錯誤。隨著集成電路特征尺寸的縮小，工藝擾動問題日益嚴重，受工藝擾動的影響，芯片的軟錯誤率增加，偏離了芯片的設計指標，由此影響了電路性能和功耗。

最常見的工藝擾動主要包括溝道長度擾動、柵氧厚度擾動以及閾值電壓擾動，這三種工藝擾動所造成的軟錯誤影響著時序邏輯單元，而最容易受影響的節點分別是SRAM的節點“VR”、傳輸門觸發器的節點“S1”、動態鎖存器的節點“OUT”以及C2MOS觸發器的節點“S”。通過仿真實驗，研究溝道長度擾動、柵氧厚度擾動以及閾值電壓擾動這三種工藝擾動對四種時序單元的軟錯誤率的影響，實驗證明，工藝不同，引起的臨界電量偏差不同，從而對軟錯誤率影響程度也不同。

2） 組合邏輯電路中的軟錯誤。組合邏輯電路中的軟錯誤率也受到工藝擾動的影響，隨著尺寸減小，組合邏輯單元對軟錯誤越敏感，組合邏輯單元的臨界電量也越小，組合邏輯電路的三種軟錯誤屏蔽效應也隨之降低，因此，降低組合邏輯電路的軟錯誤率也逐漸得到重視。通過實驗研究發現，注入電荷量與脈沖寬度呈指數關系，這也關系影響了臨界電量與邏輯門延時之間的關系，當邏輯門延時增加時，之前的邏輯門上產生的電壓脈沖中寬度比較小的部分無法通過這個邏輯門傳播到輸出端，從而無法造成軟錯誤。

2 數字電路軟錯誤防護方法

數字電路軟錯誤防護技術主要有晶體管級軟錯誤防護技術和門級網表的軟錯誤防護技術，這兩種技術的應用原理是針對數字電路軟錯誤，以掃描鏈電路的功能復用為切入點，降低軟錯誤防護的硬件開銷，通過改造掃描鏈電路，從而降低軟錯誤率。

1）晶體管級軟錯誤防護技術。晶體管級軟錯誤防護技術主要是設計具有SEU/SET防護性的電路庫單元，這種電路庫單元的設計，需要對其防護能力進行量化，在晶體管級進行軟錯誤率的建模計算。對于軟錯誤防護能力的評估主要有兩種手段，一是直接對電路進行輻照實驗，二是使用晶體管級仿真軟件進行軟錯誤故障注入和軟錯誤率的建模計算。對比這兩種方法，運用仿真軟件進行評估不僅大大降低了試驗成本，而且縮短了試驗周期。運用晶體管級仿真工具HSPICE進行軟錯誤故障注入，即讀入一個輸入文件，生成一個包括模擬結果、警告信息和錯誤信息的列表文件，從而觀察SEU/SET對于時序單元內部節點和輸出端所產生的電壓變化。時序邏輯單元的軟錯誤防護技術主要是未經加固的靜態鎖存器、TMR-Latch鎖存器、SDT單元以及DICE單元，其中DICE是比較經典的晶體管級軟錯誤防護結構。組合邏輯單元的軟錯誤防護技術主要是基于時差的SET防護技術和CSWP單元。

2）門級網表的軟錯誤防護技術。門級網表的軟錯誤防護流程是故障注入、計算SER、進行單元替換，在故障注入環節包括對時序邏輯和組合邏輯的軟故障注入，在計算SER環節需要考慮輸入故障注入點、時序屏蔽、邏輯屏蔽、向量組合等諸多因素，在單元替換環節包括全部替換和部分替換，而替換策略又分為面積優先替換策略和速度優先替換策略。

軟錯誤注入方法有很多，例如使用高能量質子束照射整個芯片，模擬宇宙射線中的種子產生的效應，或者直接使用中子束進行輻照實驗等等。這些方法主要用于精確評估每個標準單元的軟錯誤易感程度。

軟錯誤率計算是對電路的軟錯誤防護性能做定量分析的關鍵，軟錯誤率分析包括對邏輯和RAM的軟錯誤率分析，RAM的軟錯誤率分析方法比較成熟，目前研究的難點主要在對組合邏輯的軟錯誤率的分析。

3）基于掃描鏈復位的軟錯誤防護技術。芯片的設計通常都進行可測性設計，可測性設計包括掃描設計和內建自測試，為了提高其可控性和可觀測性，這兩種可測性設計都需要將普通的寄存器更換成掃描寄存器。對掃描寄存器進行功能復用，可以進行軟錯誤防護，這種防護技術就是基于掃描鏈復位的軟錯誤防護技術（SEMRSC）。目前已有的SEMRSC技術主要是Intel公司的BISER技術，以及ESFF-SED和ESFF-SEC技術。BISER技術的優勢在于以下幾點，首先，在對掃描鏈進行功能復用的過程中，有效的降低了軟錯誤防護的面積開銷；其次，BISER技術和ECC技術結合實用，可以將芯片級SER改善10倍；再次，BISER技術可以有效降低單元級SER。ESFF-SED和ESFF-SEC作為兩種軟錯誤防護方法也能有效的對數字電路的軟錯誤進行防護。

3 總結

集成電路工藝的改進、工作電壓的降低、工藝偏差的增強，使得數字電路的軟錯誤率急速攀升，這大大影響了芯片的可靠性。本文分析了軟錯誤的兩種類型，闡明了針對不同類型的軟錯誤所運用的多種防護技術，相信，通過不斷的實驗與研究，數字電路可以在達到設計標準的前提下，安全可靠的運行。

參考文獻

[1]傅忠傳，陳紅松，崔剛，楊孝宗.處理器容錯技術研究與展望[J].計算機研究與發展，2007，44（l）：154-16.

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摘要 EDA技術是用于電子產品設計中比較先進的技術，可以代替設計者完成電子系統設計中的大部分工作，而且可以直接從程序中修改錯誤及系統功能而不需要硬件電路的支持，既縮短了研發周期，又大大節約了成本。本文中，筆者根據自己的經驗，對交通燈系統控制器進行相關設計，并以此來說明EDA技術的設計優越性。

關鍵詞 EDA技術；數字電路；應用研究

中圖分類號TP39 文獻標識碼A 文章編號 1674-6708（2012）61-0164-02

在數字電路設計領域，隨著微電子技術的迅猛發展，其設計的復雜程度都在不斷地增加，而且電子產品更新換代的步伐也越來越快。EDA技術是用于電子產品設計中比較先進的技術，它具有其他電子產品設計技術無法比擬的優勢，比如：使用這種技術從程序中修改錯誤時，不需要提供額外的硬件電路等。使用EDA技術進行相應的產品設計時，不僅可以縮短產品開發周期，而且可以節約產品開發成本。在EDA技術的應用中，為了說明EDA技術的設計優勢，本文使用這種技術對十字路口的交通燈控制系統進行了相應的設計，并通過相關仿真軟件的仿真結果，說明了EDA技術的設計優越性。

1 EDA技術特點分析

在使用EDA技術進行設計時，一般是先在這個平臺上完成設計文件，這種設計文件的完成可以通過原理圖或者其他語言實現。在具體設計時，通過軟件的方式對所要設計的系統硬件功能進行相應的描述是一名設計者所需要做的工作。設計者可以在相應工具的輔助下，應用CPLD/PPGA器件，就可以得到最后的設計結果。EDA技術的優勢主要體現在以下四個方面：

1）EDA技術采用的“自頂向下”的全新設計方法屬于模塊化的設計方法，具有模塊化設計方法的優勢；2）使用EDA技術進行數字電路設計時，由于高層設計可以單獨于器件的結構而獨立存在，所以在設計初期，設計者可以集中精力進行最優化的需求設計，無需考慮器件（比如：芯片結構等）的限制。這種設計思路無疑可以減少設計者設計時的風險設計，降低了設計成本，縮短了設計周期；3）采用EDA技術平臺所設計的數字電路，可以在可編程控制器件及各種集成電路之間實現簡單的移植工作。這個有點主要是由于本系統采用的是硬件描述語言進行的設計，這種設計方法可以完全獨立于目標器件的結構而存在；4）采用EDA技術進行數字電路設計，可以采用并行設計原則，即：可以由多個設計者同時進行相關設計工作。

2 交通控制器的設計

筆者所設計的交通管理器十字路口甲、乙兩條道路的紅、黃、指揮車輛和行人安全通行，交通管理示意圖如下圖所示。圖中，是甲道紅、黃、綠燈；R2.Y2.G2是乙道紅、黃、綠燈。綠三色燈，Rl、Y1、Gl。

2.1系統設計方案

該交通管理器由控制器和受其控制的3個定時器以及6個交通管理燈組成。圖中3個定時器分別確定甲道和乙道通行時間t3，tl以及公共的停車(黃燈亮)時間t2。這3個定時器采用以秒信號為時鐘的計數器來實現，C1，C2和C3分別是這些定時器的工作使能信號，即當C1.C2或C3為.時，相應的定時器開始計數，W1.W2和W3為定時計數器的指示信一號，計數器在計數過程中，相應的指示信號為0，計數結束時為1。

2.2交通控制模塊

1）So狀態表示：乙道綠燈亮，甲道紅燈亮的狀態，30s定時器開始計時，且通車時間不超過30s；2）Sl狀態表示：乙道通車時間己達到30s，此時，乙道黃燈亮，甲道紅燈亮的狀態，5s定時器開始計時；3）S2狀態表示：乙道黃燈時間己超過5s，此時，乙道紅燈亮，甲道綠燈亮的狀態，30s定時器開始計時；4）S3狀態表示：甲道通車時間己超過30s，此時，乙道紅燈亮，甲道綠燈亮的狀態，5s定時器開始計時:以后當甲道黃燈亮計時超過5秒時，接So狀態；5）甲、乙兩道紅、黃、綠三個燈分別用R1，Y1，G1和R2，Y2，G2表示。燈亮用“1”表示，燈不亮用“0”表示。則兩個方向信號燈的4種狀態。

2.3定時單元模塊

本設計中的定時單元模塊有3個，分別為count30s、count26s、Count5s。它們定時時間不同。在定時單元count30s、count26s、Count5s的設計中，為設計要求需進行減計數，設計中使用的是加法計數。由于篇幅有限，主要VHDL源程序及分析情況，筆者在此不再贅述。

3 系統仿真

交通管理器的仿真波形如圖2所示。

從上圖中可以得到以下結果：rl高電平、g2高電平：甲道禁止狀態、乙道通行狀態；30s后，rl高電平、y2高電平：甲道禁止狀態、乙道停車狀態；5s后，91高電平、r2高電平：甲道通行狀態、乙道禁止狀態；26秒中后，yl高電平、r2高電平：甲道停車狀態、乙道禁止狀態；5s后，rl高電平、g2高電平：甲道禁止狀態、乙道通行狀態；g2高電平：乙道通行狀態，至此，這個系統完成了一個工作循環，設計達到了要求。

4結論

本文中，根據具體的實例有力的證明了EDA技術的優越性，希望我們教師能把EDA在數字電路中的應用發揮到極致，為提高我校學生的競爭能力，適應市場的需要而努力。

參考文獻

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【關鍵詞】數字電路；故障；測試

1.常見的故障

1.1永久故障

1.1.1固體電平故障

如果電路某處邏輯電平始終保持不變，則該故障就是固體電平故障，例如，接地故障就是典型的固體電平故障，其故障點的電平始終保持為0。

1.1.2固定開路故障

該故障常常發生在CMOS電子線路中，當CMOS電子線路中的輸入管沒有連通其它路而引起懸空或者柵極引線而發生斷開現象，此時CMOS門電路的輸出端的電阻是非常大的，即會發生短路，這樣的故障就是開路故障。因為在CMOS門電路中輸入電阻和輸出電阻都是相當大的，所以，輸出電平在某段時間內是不會發生變化的，這是由于門電路輸出與下級門電路之間的分布電容有存儲電荷的作用。

1.1.3橋接故障

由兩根或者兩根以上的信號互相短路而引起的故障就叫做橋接故障，引發該類故障的原因有：印制電路的焊接不小心、裸線部分太長等等，一般而言 ，橋接故障分為如下幾種類型：（1）由于輸入信號線間的橋接引起的輸入端橋接現象；（2）輸入端和輸出端相互連接引起的反饋橋接。橋接故障會使電子線路的邏輯功能發生很大的變化。

1.2間歇故障

間歇故障的發生具有偶然性，在故障發生的時候很容易引起電路相關功能的出錯，但是故障一旦消失，功能就馬上恢復了。時有時無是間歇故障的表現形式。如果是虛焊、引線松動等因素造成的間歇故障，則應該要通過人工修理來消除故障，如果是電磁干擾因素造成的間歇故障，則只要對其屏蔽就可以了。

2.出現故障的主要原因

2.1沒有正確安裝布線

若在集成電路芯片安置以及布線安置的時候不合理，那么就會帶來較大的干擾。尤其是電子元件安裝錯誤、漏斷線以及安裝時出現橋接、沒有適當地處理閑置輸入端、沒有加入或者錯誤地加入使能端信號等，都是引發故障的重要因素。

2.2接觸不良

接觸不良在數字電路中普遍存在也是最容易發生的故障。例如接插件松動、接點氧化、虛焊等等，信號的時有時無是該故障的主要表現，故障的發生也帶有一定的偶然性。選取質量較好的接插件，從工藝上確保焊接的質量能有效地減少這種故障的發生。

2.3在設計的過程中沒有對電子線路的參數以及工作條件進行分析

2.3.1電子線路沒有良好的負載能力

一般而言，一個與非門在輸出低電平的情況下最多可以帶 10個同類型的門電路，如果所帶門電路數超過10，則很容易導致輸出低電平快速增大，最終會造成電子線路功能的喪失，系統也將無法照常運轉。同樣，輸出高電平如果外接負載也不能有此情況的發生。可以加強電子線路的負載能力。

2.3.2電子線路沒有較高的工作速度

當對電子線路輸入一組信號的時候，在電路內部的延時作用下在獲得穩定的輸出以后，才可以將第二組信號輸入進去。若電子線路工作速度過低的話，會引起延時的加長，在輸入很高的脈沖頻率情況下，則會很容易出現輸出不穩定的現象，這種故障是很難查出來的，所以，在設計電路時，要考慮到其工作速度。

2.3.3半導體器件沒有良好的熱穩定性

半導體元件的性質與溫度有關，主要體現在如下兩種情況：（1）在開機的時候設備的工作是正常的，由于溫度在不斷升高，會出現問題，關機冷卻后再開機又可以正常地工作；（2）溫度很低的情況下，出現問題，由于溫度不斷地升高，又可以正常地工作。因此，在進行設計的過程中可以選擇具有良好熱穩定性的電子元件來解決該問題。

3.數字電路故障測試方法

數字電路的故障測試基本分為以下三步：一是對故障進行測試和隔離；二是對故障進行定位；三是對故障進行診斷和排除。

（1）故障的測試和隔離：對任何電路進行故障診斷，首先應通過考察故障特征以盡可能地縮小故障范圍，即進行故障隔離。在通常情況下，當電路的信號消失以后，我們可以借助測試探頭在電路信號相互連接的路徑上進行測試與診斷，這樣一般就比較容易找到了電路消失的信號。而且一些測試探頭上，都具有邏輯存儲裝置的。這樣，我們就可以運用這一功能來測試和診斷數字電路上脈沖信號活動的具體情況。當信號出現時，就可以把信號存儲起來，并在脈沖存儲器上顯示出來。可見，通過查找數字電路之間的脈沖信號，可以把故障進一步縮小在一定的范圍內，進而測試出電路的故障所在。

（2）故障的定位：當把故障隔離到單元電路中，就可以用邏輯探頭、邏輯脈沖發生器和電流跟蹤器等來觀察電路故障對工作的影響，并找到故障源。我們可以運用邏輯探頭來檢查數字電路上的脈沖活動情況，進而測試和觀察電路的輸出、輸入信號的活動情況。以這些活動情況和信息為出發點，可以判斷數字電路運行是否正常。

（3）數字電路的故障診斷和排除：實際上，相對于數字電路故障的測試而言，其診斷比較簡單。這是因為除了三態電路以外，其輸入、輸出狀態僅有高、低電平兩種。在對數字電路故障進行診斷時，首先我們可以進行動態測試，逐步縮小故障的范圍。然后，再進行靜態測試，進一步查找故障的具體方位。這就要求我們在測試和診斷電路故障時，要有適當的信號源以及示波儀器，而且示波儀器的頻帶一般應當大于10MHZ，同時要仔細觀察數字電路輸入、輸出的具體情況。

具體的測試方法通常有一下幾種：

（1）直觀檢查：線路連接檢查和集成器件的連接檢查是直觀檢查兩種常見的類型，線路接錯引起的故障是很普遍的，甚至還可能導致元器件的損壞。因此，要正確的畫出安裝接線圖，一旦出現故障，就可以對照接線圖檢查實際電路，看有沒有漏線、斷線、錯線的現象，尤其要注意電源線和地線的接線有沒有錯誤 ，在檢查集成器件的連接情況時，首先要檢查外引線和其它路的連接以及集成器件插的方向有沒有錯誤，存不存在不允許懸空的輸入端沒有接入電路的現象。

（2）測量電容、電阻等分立元件：先將電源關閉，通過萬用表“歐姆*10”檔對電源線與地線端間的電阻值進行測量，以把電源輸出端與地線端間可能存在開路或者短路的情況排除掉。接下來就要檢查元件，在對電解電容器進行檢查時，要先把電解電容對地短路，使電容器中的電荷全部釋放出來，然后看電容有沒有被擊穿以及是否存在漏電嚴重現象，這樣可以避免萬用表的損壞。

（3）靜態測試：靜態測試一般是對電路以及電源電壓進行測試。在測試電路時，首先要保證電路處于某一輸入狀態，對照真值表，對電路的功能進行分析。一旦發現問題，就要再次測量，接著調節電路使之處于某一故障狀態，用萬用表對各器件的輸入電壓和輸出電壓的邏輯關系進行測量，看符不符合要求，最終確定發生故障的點。測試電源電壓時，要用萬用表對電源的輸出電壓進行測量，看有沒有錯誤，除此之外，還要對電路外引線的地線端和電源端的電壓進行測量，看符不符合要求。

4.結束語

數字電路的廣泛應用，提高了電器的使用和質量，（下轉第168頁）（上接第54頁）促進了電器產品性能的進一步提高。但是，我們應該清醒地認識到，數字電路運行過程中存在這樣那樣的故障及問題。因此，我們必須高度重視故障的測試，積極探索行之有效的策略措施，全面提高數字電路的應用水平和運行質量，不斷拓寬其使用范圍。通過本文，對數字電路故障的測試方法有了比較詳盡的了解。在實際的測試過程中，應根據電路故障的具體情況，選擇恰當的測試方法。

篇7

關鍵詞：卡諾圖 數字電路 邏輯函數 應用

中圖分類號：TN79 文獻標識碼：A 文章編號：1007-9416（2016）05-0000-00

Abstract：Karnaugh map is a kind of geometric figure that reflects the relation between the adjacent， which is used in the representation and simplification of logic function. Though a number of examples， it shows the application of karnaugh map such as solving the inverse function of logic function， judging the phenomenon of competitive adventure and the design of combinational logic circuit and sequential logic circuit . It can greatly simplify the process of analysis and design of digital circuit by flexibly applying karnaugh map， which can have a great effect.

keywords：karnaugh map； digital circuit； logic function； application

1 引言

卡諾圖是由2n個方格組成的、并能體現最小項邏輯相鄰關系的幾何圖形。從卡諾圖上能直觀地找出具有相鄰關系的最小項并將其合并化簡，這種方法無需特殊的技巧和熟記公式，只要按照正確的步驟和一定的化簡原則就能容易地得到最簡結果，因此卡諾圖在邏輯函數化簡中得以廣泛的應用。

事實上，卡諾圖除了可以化簡邏輯函數，還有很多其他的用途，只要靈活運用，即可大大化簡數字電路的分析和設計過程。本文通過實例，闡述了卡諾圖在邏輯函數化簡之外的幾點巧妙應用。

2 卡諾圖在數字電路中的巧妙應用

2.1利用卡諾圖求邏輯函數的反函數

利用反演規則可以比較容易地求出邏輯函數的反函數，但得到的表達式并一定最簡。如果利用卡諾圖，對邏輯函數表達式中沒有出現的最小項之和進行化簡，即采用包圍0的方法，得到的表達式即為邏輯函數反函數的最簡與或式。

例1：求邏輯函數的反函數。

解：畫出邏輯函數的卡諾圖（如圖1），在卡諾圖中對0加包圍圈，可求出反函數的最簡與或式，即得。

2.2利用卡諾圖分析組合邏輯電路中的競爭冒險

在組合邏輯電路中，門電路的兩個不同電平輸入信號同時向相反方向轉換的現象稱為競爭，由競爭而可能產生輸出干擾脈沖的現象稱為冒險。為保證電路正常工作，設計時需注意判斷和消除競爭冒險現象。判斷和消除競爭冒險的方法有代數法、實驗室法，其中利用卡諾圖判斷有無競爭冒險，并用增加冗余項消去互補變量的方法，直觀、簡便。

卡諾圖法的步驟是：先畫出邏輯函數的卡諾圖，然后在卡諾圖上畫出與表達式中的乘積項相對應的包圍圈，如果圈與圈之間出現相切，且相切處沒有被其他圈包圍，即可判斷出現競爭冒險現象。

例2：判斷邏輯函數是否有可能產生競爭冒險，如果可能應如何消除。

解：由邏輯函數畫出卡諾圖（圖2），并按、畫出包圍圈（圖2上用實線表示），從圖上可看出兩個圈相切，且相切處沒有被其他圈包圍，表明產生了競爭冒險，此時，若對相切部分的相鄰項加包圍圈（圖2上用虛線表示），即增加冗余項，從而實現競爭冒險現象的消除。此時邏輯函數的表達式變為。

2.3利用卡諾圖實現“用具有n 個地址輸入端的數據選擇器設計m變量（n

用具有n 個地址輸入端的數據選擇器設計m變量（n

卡諾圖法步驟是：先畫出邏輯函數的卡諾圖，然后選定地址變量，并以地址變量的變化組合在卡諾圖上畫包圍圈，再根據包圍圈中出現1的方格寫出除地址變量外的變量形式，該變量形式即為數據數據端的輸入量Di。

例3：用8選1數據選擇器CC4512實現邏輯函數。

解：畫出邏輯函數的卡諾圖（圖3），選地址A2A1A0變量為ABC，即把ABC接在器件的地址輸入端A2A1A0。然后在卡諾圖上以ABC的八種取值組合畫包圍圈（用虛線圈表示），由每個包圍圈中出現1的方格，可得數據輸入端分別為：，，，按此結果可畫出相應的邏輯電路圖（圖4）。

2.4利用卡諾圖實現“用JK觸發器設計時序邏輯電路”

時序邏輯電路設計步驟一般是先根據邏輯功能確定欲實現電路的狀態表，再選定觸發器類型，然后求取輸出方程和觸發器的激勵方程，最后進行自啟動檢查，畫出邏輯圖。若選擇JK觸發器，電路的激勵方程需要間接導出。借助卡諾圖可快速容易地求出JK觸發器的激勵方程。

例4：已知某時序電路的狀態表如表1所示，用JK觸發器實現該電路。

傳統方法：結合時序電路的狀態表（表1）和JK觸發器激勵表（表2）可得表3，據此畫出兩個JK觸發器的輸入J、K和電路輸出Y共計5個卡諾圖。然后遵循卡諾圖化簡原則即可找到觸發器的激勵方程和輸出方程。這種方法要求能準確寫出JK觸發器激勵表，而且卡諾圖使用個數較多。

巧妙方法：直接根據表1畫出次態卡諾圖（圖5），在卡諾圖上按變量Q1取值為1、為0把卡諾圖分成兩部分（用虛線劃分），并在每個部分對出現1的格子畫包圍圈，根據每個包圍圈寫出與項式并相加得到次態表達式，與JK觸發器的激勵方程對比，則很容易地得到觸發器1的激勵方程，同樣的方法可得到觸發器0的激勵方程。

3 結語

綜上所述，卡諾圖在數字電路中應用廣泛，不僅可以化簡邏輯函數，還可以在求邏輯函數的反函數、組合電路中競爭冒險判定、組合邏輯電路設計、時序邏輯電路設計等方面體現其優越性。靈活巧妙地運用卡諾圖，對提高數字電路課程的教學效果和簡化數字電路的分析設計過程，都起到了事半功倍的效果。

參考文獻

篇8

由于自主性實驗需要學生獨立、系統的完成實驗任務，需要耗費較多時間，如果實驗題目不能引起學生們的興趣，他們是不會花費精力和時間的。因此，選題是一個很重要的環節。

二、實驗內容安排要有利于培養學生的創新能力

基礎實驗采用TDS－2數字電路實驗系統，使用小規模集成電路(SSI)是資源密度僅幾個門的集成邏輯門，如與門、或門、異或門和觸發器等;中規模集成電路(MSI)是資源密度僅幾十個門或幾百個門的標準功能模塊，如計數器，寄存器、譯碼器、數據選擇器。綜合實踐平臺采用GW48－SOPC實驗系統，使用Altera公司的超大規模通用可編程邏輯器件PLD(ProgrammableLogicDevice)，資源密度在上千門至百萬門之間，使數字系統設計從電路級深入到了芯片級，用Al-tera公司的MAX_PlusⅡ或QuartusⅡ，允許學生在印刷線路板上編輯和修改器件邏輯功能，使硬件功能的重構與軟件設計一樣方便。

1．設計準備。學生首先根據任務要求進行設計分析，按系統復雜程度劃分功能單元，然后進行方案論證，權衡系統工作速度、PLD器件資源、產品成本及連線的布通率等，選擇合適的設計方案和性能比高的PLD器件。設計以項目工程的形式進行，新建項目時可指定項目的存放路徑和目錄、設計工程名稱以及最高層設計實體的名稱、指定目標器件的系列和型號，最后工程向導會給出設計報告。

2．設計輸入。學生在編輯器中建立源文件，闡明設計要求。源文件可以是原理圖方式或文本方式。原理圖方式使用邏輯符號組構電路，容易理解與掌握。開發軟件平臺除提供功能強大的各類器件庫外(如邏輯門、觸發器、組合功能部件、時序功能部件、存儲器等)，還允許學生自己建立特殊的器件符號。文本方式是采用硬件描述語言HDL(HardwareDescriptionLanguage)描述電路的輸入、輸出關系及邏輯功能，學生可以不需要熟悉系統的底層電路和PLD的內部結構，通過邏輯描述就能確定設計方案的可行性;

3．分析與綜合。分析與綜合是PLD開發軟件對設計文件進行處理的第一步驟。首先由編譯器分析檢驗設計輸入是否符合規范，包括邏輯規則檢測、網絡連接檢測、信號來源和流向檢測等。比如圖形設計文件中信號線有無漏接、信號有無雙重來源，元件端口屬性是否匹配;文件設計中有無關鍵字、邏輯語法或結構等錯誤。檢驗通過后編譯器對設計文件進行優化和綜合，簡化邏輯方程式以減少設計占用的資源，并綜合成一個網表文件形成系統邏輯模型。

4．功能仿真。功能仿真可驗證系統模型是否滿足設計功能要求。仿真的測試碼或測試序列可以通過建立矢量波形文件、矢量文件和矢量輸出文件設置。其中矢量波形文件以設計文件的輸入、輸出時序波形直接顯示設計對象的邏輯關系，與時序波形圖相似，適用于具有重復狀態變化特征的邏輯函數。在波形編輯器中，一般可以選擇需要觀察的輸入、輸出節點，對輸入信號賦值、改變信號狀態的顯示方式等。只要給定各測試輸入信號的時序關系或邏輯電平，仿真器就以信號波形圖或仿真報告文件的形式給出邏輯仿真結果甚至信號的傳輸時間供設計者分析。如果邏輯功能不符合設計要求，學生可以修改設計直至要求滿足。

5．時序仿真。由于不同器件的不同布局對系統信號延時有不同的影響，因此在器件適配完成后可以進行時序仿真，分析信號傳輸延時，檢查和消除競爭冒險現象，估計系統設計性能。

三、為學生營造一個相互交流的課堂氛圍

課堂是學生實施自己計劃的主戰場，教師不應再去面面俱到的指導學生如何做實驗，而應針對不同學生的不同設計方案和不同問題做一些關鍵性的指導，形成一個以學生自己動手為主．教師引導與點評相結合的啟發式教學模式。遇到問題時需更多的鼓勵學生們自己想辦法解決，教師切忌有問必答，一切包辦代替，否則就失去了自主性實驗的意義。只有這樣才能更加活躍學生的思維，才能真正培養學生分析問題、解決問題的能力。

四、結論

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1什么是高速數字電路

高速數字電路就是一種根據高速變化的信號，在電路中所產生的包含比如：電感、電容等模擬性質效果的電路。它主要是由分布參數系統與集中參數系統兩個系統構成。分布參數系統可被使用高速數字電路設計過程中，分布在熟悉度更靠近該系統對信號時間和其存在的位置對應的特性有關鍵性作用，因此對信號特性產生影響的關鍵因素是元器件間的信號長度，此外線路中的信號傳輸過程也會產生相應的延遲。而集中參數系統在高速數字電路技術中并不適合高速數字電路，而被普遍使用于低速數字電路設計（胡文濤，計算機高速數字電路設計技術點滴談，數字技術與應用,2015年第12期235頁）。

2影響計算機高速數字電路設計技術的問題分析

對電子設計領域來講，計算機高速數字電路設計技術的發展與研究是其重要突破，也對計算機電子技術的進一步發展優化有重要促進作用。但是，在當前階段的計算機高速數字電路設計技術發展過程中，仍舊存在很多影響嚴重的問題，下面重點討論三個方面的問題（黃一曦，計算機高速數字電路設計技術探討，山東工業技術,2016年第12期154頁）。

2.1阻抗不匹配的問題

信號傳輸線上抗阻是其關鍵因素，但是在當前階段計算機高速數字電路設計技術使用過程中，時常出現信號傳輸位置上的抗阻部匹配的問題，抗阻不匹配會導致反射噪聲的產生，反射噪聲會對信號的形成產生一定的破壞，導致信號的完整性受到嚴重影響。

2.2電源平面間電阻和電感的影響

從實際情況出發，根據當前先進的電子技術設計出來計算機高速電路設計技術，并且該技術在很多領域被充分使用。在當前階段的計算機高速數字電路設計中，來自電源平面間電阻與電感的影響，會讓傳輸過程中產生大量電路輸出同時動作的問題，從而讓整個電路出現很大的瞬態電流，這一電流會對極端集高速數字電路地線和電源線上的電壓造成嚴重的影響，還可能會造成波動的情況（王威，計算機高速數字電路設計技術及優化策略，通訊世界,2016年第20期244-245頁）。

2.3信號線間距離的影響

在計算器高速數字電路設計技術中，信號線間距離的影響普遍存在。通常來講，信號線間的距離會跟著印刷版電路密集度的增大而產生相應變化，該變化會越來越小，并且在這個變化過程中也會致使信號與信號間的電磁耦合逐漸變大。因此就不能再對其忽略處理，信號間還會產生串擾現象，而且該問題還會隨著時間的變化而逐漸加重。以上幾個關鍵問題如果不得到及時解決，則計算機高速數字電路設計技術無法在當前多個領域中得到進一步充分使用，嚴重阻礙我國電子科技行業的創新與發展（賈萍，探析計算機高速數字電路設計技術，智能城市,2016,年第10期44頁）。

3優化計算機高速數字電路技術的有效措施

3.1優化電路信號設計，確保電路信號的完整性

為全面提高計算機高速數字電視信號的完整性、準確性與可靠性，在對整個計算機高速數字電路的布局時就要重視其合理性。就當前的實際使用情況來看，計算機高速數字電路設計技術中，抗阻不匹配問題一直無法得到有效的解決，這嚴重影響了電路信號的完整性，為了使得抗阻不匹配這一問題得到有效解決，可以從以下幾個方面來研究解決：第一，仔細研究不同電路信號在傳輸過程中的具體情況，并對其中的干擾問題和反射情況進行具體研究；第二，傳輸過程中，對不同信號源傳輸時的電路信號產生的干擾情況做具體分析。抗阻不匹配問題會讓計算機高速數字電路運行時的電路信號傳輸效果產生嚴重影響，不管抗阻值偏大還是偏小，其影響的程度都非常嚴重，會給電路信號得傳播產生一定的干擾，還會阻止電路正常合理運行，使得計算機高速數字電路傳輸信號的完整性產生偏差。為了有效解決抗阻不匹配問題，還需對計算機高速數字電路設計技術進行深層次研究，并根據其設計理論找到高速數字電路設計中臨街阻抗與電路的匹配原因，從而優化抗阻配置方式，讓其始終保持過阻抗狀態，如此一來就能確保電路在運行過程中，不會由于阻抗不匹配問題而導致整個電路信號傳輸的完整性受到嚴重影響。該問題的解決，使得系統的可靠性能有效提高（潘元忠，高速數字電路設計技術的應用研究，數字技術與應用,2017年第12期162-163和165頁）。

3.2優化電路電源設計，減少電源系統阻抗

根據電路設計理論研究發現，若電路系統中不存在任何阻抗因素，那么電路設計的運行狀態將會呈現理想模式，由于在整個信號回路中沒有任何抗阻的影響，也會使得整個運行狀態的能量消耗大幅減少，而且系統內的所有元件所流經的電壓與電流都能維持恒定狀態。計算機高速數字電路的構成元件當中，電源是其構成元件的重要組成部分。從上面的內容可以得知，電源平面范圍內存在電感和電阻，那么在運行過程中，整個電腦的電源部分都會由于電壓的問題而使得電源電壓出現波動狀態，該情況會使得計算機高速數字電路的運行可靠性嚴重下降，也會讓電源電壓的穩定性出現問題。所以，為了提高整個系統在運行過程中的可靠性與穩定性，在設計電路系統的過程時，就應該將電源電阻和電感的因素考慮在內，從一開始就減少由于電源內部的電感和電阻給整個系統運行所帶來的不良影響，利用有效措施減少抗阻。從目前使用于計算機高速數字電路的電源材質來看，多數使用的是銅質材料，而根據計算機高速電路的具體情況來看，銅質材料的電源無法滿足其具體需求（孫麗華，高速數字電路設計技術的應用，電子技術與軟件工程,2018年第16期90頁）。所以才會導致整個運行過程中系統的正常運行無法得到保障，使得電路系統的穩定性與可靠性受到嚴重影響。在考慮以上因素對系統的正常運行影響程度后，可以考慮把電容技術使用的電路中，電容技術的加入會讓電源面電感和電阻對系統運行的影響程度大幅降低，從而也會讓整個計算機高速數字電路系統的運行安全性與完整性得到保障（楊瑞萍,孫海波，計算機高速數字電路設計技術探討，電子技術與軟件工程,2015年第5期137頁；楊濤,李成文,陳國,范超，機載計算機高速數字電路系統的硬件抗干擾設計，大眾科技,2015年第6期1-4頁）。

結語：

篇10

【關鍵詞】全加器 ;Verilog HDL;多位設計

引言

隨著信息時代的來臨，“數字”二字正越來越多的出現在各個領域，數字電視、數字通信、數字電影、數字控制……數字化已成為當今信息社會的技術基礎，電子技術發展的潮流。

數字電路已從早期的分立元件發展到集成電路，以及具有特定功能的專用集成電路，其設計的復雜度、集成度越來越大，而傳統的設計方式已無能為力。為解決這一問題，基于硬件描述語言（HDL，Hardware Description Lan-guage）的全新設計方法應運而生。硬件描述語言是一種用形式化方法描述數字電路和系統的語言，形式上和普通計算機編程語言很相似。利用這種語言，數字電路系統的設計可以從上層到下層（從抽象到具體）逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。

傳統的數字電路設計方法其設計步驟分為：設計原始狀態表、狀態化簡、狀態編碼、根據狀態轉換表建立輸入和輸出方程，畫出邏輯電路并連接。這種方法需要一定的邏輯推導與化簡，學習起來枯燥乏味，極易挫傷學習興趣。但是如果在學習過程中將硬件描述語言加入其中，自行編寫程序，從仿真波形中觀察信號的邏輯變化，將被動學習變為主動學習，將會更加容易理解和掌握數字邏輯電路。當今最為流行的硬件描述語言以VHDL和Verilog HDL應用最為廣泛。Verilog HDL以其易學自由的特點被美國80%以上的電子工程師使用，而國內大多數公司和研究單位也在使用Verilog HDL語言。

Verilog HDL語言簡單易學，比較適合底層邏輯電路的描述，只要有C語言編程基礎，即可在短時間掌握。而C語言是大多數理工類學生必修的編程語言之一。這里以Verilog HDL語言為基礎，介紹如何在數字電路中引入硬件描述語言學習全加器。

一、傳統方法設計全加器

全加器是用門電路實現兩個二進制數相加并求出和的組合電路，稱為一位全加器。一位全加器可以處理低位進位，并輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。它與半加器的區別在于需要考慮來自低位的進位，因此其輸入端除了加數和被加數以外，還應有一個進位輸入端。根據二進制加法運算規則，用A和B代表加數，CI代表來自低位的進位輸入，S代表相加的和，CO代表向高位的進位，可列出一位全加器的真值表，如表1所示。

表1 全加器的真值表

輸入 輸出

CI A B S CO

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

根據真值表寫出輸出端S和CO的邏輯表達式：

對邏輯表達式進行化簡，可得如下表達式：

根據化簡后的表達式畫出全加器的結構圖，如圖1所示。

圖1 全加器的邏輯電路圖

雖然依照傳統的設計模式繪出了全加器的邏輯電路圖，但是無法展現它是否符合真值表，無法檢測設計的正確與否。引入硬件描述語言Verilog HDL，利用仿真驗證，可以有效地直觀感受設計效果。

二、基于Verilog HDL的全加器設計

Verilog HDL語言以模塊集合的形式來描述數字電路系統，其基本設計單元是模塊（module），整個程序包括在關鍵字module、endmodule之內，其模塊類似C語言中的函數，提供輸入、輸出端口，通過實例化來調用其他模塊，以及模塊間相互連接來實現設計功能。在硬件描述語言的建模中，主要有結構化描述方式、數據流描述方式和行為描述方式，其中數據流描述方式與邏輯表達式很相識。這里以化簡后的邏輯表達式對電路進行描述。

module full_adder1（a，b，ci，s，co）;

//模塊定義行：module 模塊名（端口名表項）

input a，b;//端口類型說明：說明端口的輸入或輸出特性

input ci;//來自低位的進位輸入端

output s;//加數之和的輸出

output co;//向高位的進位輸出端

assign s=a^b^ci;//功能描述：對模塊的功能或結構進行具體描述

assign co=（a&B）|（ci&（a^b））; //向高位的進位端描述

endmodule//結束行：標志模塊結束

圖2 一位全加器模塊的仿真結果

在模塊描述完成之后，需要通過測試文件對模塊進行仿真驗證，以檢查設計是否達到要求。想要對模塊進行仿真測試首先要規定時間單位，而且最好在測試文件中統一規定時間單位，比如，‘timescale 1ns/1ps表示仿真的單位時間為1ns，精度為1ps。測試模塊可以看做一個模塊或者設備，和你已經編寫的模塊進行通信。通過測試模塊向待測模塊輸出信號作為激勵，同時接收從待測模塊輸出的信號來查看結果。一般在測試模塊中將測試模塊的輸入信號（input）定義為reg型，輸出信號（output）定義為wire型。處理完接口和聲明之后，需要自己設置一些激勵信號，激勵信號的內容就是能輸入到待測模塊中的波形。對上述模塊編寫測試程序，查看仿真結果，如圖2所示。從圖中可知，其仿真結果與真值表完全一致，說明全加器的設計正確，達到設計要求。

通過真值表推導出邏輯表達式，再用數據流描述方式建模的方法是否可以再進一步改進，以符合我們傳統的數學表達方式呢？答案是肯定的。采用行為描述方式建模，將加數、被加數和低位的進位以加法的形式表示，而和與高位的進位用拼接運算符（{ }）來表示。將上述程序的功能描述語句修改如下：

assign {s，co}=a+b+ci; //功能描述，帶進位的加法運算

再進行一次驗證仿真，結果一模一樣。說明這種描述方式是正確的，而且更接近于數學表達，更容易掌握。

圖4 四位全加器數學表示圖

三、全加器的改進與多位設計

一位的全加器解決了，那么多位的全加器怎么辦呢？也很簡單。只需要增加加數與被加數的位寬即可。這里以四位全加器為例，將源程序進行修改。

module full_adder2（a，b，ci，s，co）;

input [3： 0]a，b;//四位的加數與被加數，[3：0]代表位寬為4

input ci;

output [3：0]s;//和也是4位

output co;

assign {s，co}=a+b+ci;

//行為描述方式，即電路功能描述

endmodule

編寫測試模塊程序，查看仿真結果，如圖3、圖4所示。從圖中很明顯的看到，無論從波形圖還是數學結構上都可論證全加器的設計正確，符合數學學習的規律，可將其作為一個模塊電路運用具體電路中，作為其他設計的一個功能電路。

四、結束語

從上述的全加器的學習分析中，可以發現在數字電路學習中引入硬件描述語言可以讓數字電路的學習更加直觀，更能了解電路的功能作用，更易掌握所學知識。此外，以Verilog HDL語言為學習EDA技術的切入點，有利于學習電子電路自動化設計的思想，有助于掌握EDA技術這門代表電子設計技術最新發展的方向，為將來學習FPGA可編程器件打下良好的基礎。

參考文獻

[1]閻石.數字電子技術基礎（第四版）[M].高等教育出版社，1998（11）.