導語：如何才能寫好一篇數字頻率計，這就需要搜集整理更多的資料和文獻，歡迎閱讀由公務員之家整理的十篇范文，供你借鑒。

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【關鍵詞】單片機 數字頻率計 設計

數字頻率計又稱為數字頻率計數器是近代電子技術領域的重要測量工具之一，同時也是其他許多領域廣泛應用的測量儀器，是計算機，通訊設備，音頻視頻等科研生產領域不可或缺的測量儀器，它是一種十進制數字顯示被測信號頻率的數字測量儀器。數字頻率計是在規定的基準時間內把測量的脈沖數記錄下來，換算成頻率并以數字形式顯示出來。數字頻率計用于測量信號（方波，正弦波或其他周期信號）的頻率，并用十進制數字顯示，它具有精度高，測量速度快，讀數直觀，使用方便等優點。

基于單片機的數字頻率計的設計，目的是設計一款數字頻率計，能夠測量1 Hz～20 MHz的數字頻率，包括三角波、正弦波及方波的測量，支持0.5 V～20 V電壓。本頻率計的特點是突破普通單片機頻率計喜歡選用的直接測量法，選擇了高頻用多周期同步法，低頻用周期法來測量頻率。這樣可以使頻率計達到更高的精度。而且本頻率計通過程序來控制分頻芯片自動分頻，無需測量者對信號進行預估計，超出測量范圍會自動警報，更加人性化。

那么單片機和數字頻率計的關系呢？為了實現智能化的技術，測頻實現寬領域，高精度的頻率計，一種有效的方法是將單片機用于頻率計的設計中去。單片機數字頻率計以其可靠性高，體積小，價格低，功能全等優點，廣泛的應用于各種智能儀器中，這些智能儀器校核以及測量過程的控制中，達到了自動化傳統儀器中的開關和按鈕被鍵盤所代替，測試人員在測量時只需按需要按的鍵，省掉了很多繁瑣的人工操作，而采用lcd液晶顯示器能夠清楚明了的顯示出測得的實驗數據。單片機測量的頻率精度高，速度快，在測量頻率時，能夠很好的解決測量精度和測量時間的矛盾。同時還具有時間顯示功能，為各種生活工作提供了方便。

隨著科學技術與計算機應用的不斷發展，以單片機作為核心的測量控制系統層出不窮。在被測信號中，較多的是以模擬和數字開關信號。此外還經常遇到以頻率為參數的測量信號。例如流量，轉速晶體壓力傳感以及參變量-頻率轉換后的信號等等。對于這些以頻率為參數的被測信號通常采用測頻法，測頻率的測量在生產和科研部門中經常使用，也是一些大型系統實時檢測的重要組成部分。數字頻率計是直接用十進制數字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經過改裝，可以測量脈沖寬度，做成數字式脈寬測量儀；可以測量電容做成數字式電容測量儀；在電路中增加傳感器，還可以做成數字脈搏儀、計價器等。因此數字頻率計在測量物理量方面應用廣泛。數字式頻率計基于時間或頻率的A/D轉換原理，并依賴于數字電路技術發展起來的一種新型的數字測量儀器。由于數字電路的飛速發展，所以，數字頻率計的發展也很快。通常能對頻率和時間兩種以上的功能數字化測量儀器，稱為數字式頻率計（通用計數器或數字式技術器）。

數字頻率計是計算機、通訊設備、音頻視頻等科研生產領域不可缺少的測量儀器，并且與許多電參量方案、測量結果都有十分密切的關系，因此，頻率的測量就顯得更為重要。在數字電路中，數字頻率計屬于時序電路，它主要由具有記憶功能的觸發器構成，計算機及各種數字儀表中，都得到了廣泛的應用。在電子技術中，頻率是最基本的參數之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系，因此頻率的測量就顯得尤為重要。測量頻率的方法有多種，其中電子計數器測量頻率具有使用方便、測量迅速，以及便于實現測量過程自動等優點，是頻率測量的重要手段之一。

數字頻率計的基本原理是用一個頻率穩定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。通常情況下計算每秒內待測信號的脈沖個數，此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準確，但閘門時間越長則沒測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快，但測得的頻率精度就受影響。本文。數字頻率計是用數字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。如配以適當的傳感器，可以對多種物理量進行測試，比如機械振動的頻率，轉速，聲音的頻率以及產品的計件等等。因此，數字頻率計是一種應用很廣泛的儀器。電子系統非常廣泛的應用領域內，到處可見到處理離散信息的數字電路。數字電路制造工業的進步，使得系統設計人員能在更小的空間內實現更多的功能，從而提高系統可靠性和速度。集成電路的類型很多，從大的方面可以分為模擬電路和數字集成電路2大類。數字集成電路廣泛用于計算機、控制與測量系統，以及其它電子設備中。一般說來，數字系統中運行的電信號，其大小往往并不改變，但在實踐分布上卻有著嚴格的要求，這是數字電路的一個特點。數字集成電路作為電子技術最重要的基礎產品之一，已廣泛地深入到各個應用領域。

為了實現智能化的技術，測頻實現寬領域，高精度的頻率計，一種有效的方法是將單片機用于頻率計的設計中去。單片機數字頻率計以其可靠性高，體積小，價格低，功能全等優點，廣泛的應用于各種智能儀器中，這些智能儀器校核以及測量過程的控制中，達到了自動化傳統儀器中的開關和按鈕被鍵盤所代替，測試人員在測量時只需按需要按的鍵，省掉了很多繁瑣的人工操作，而采用lcd液晶顯示器能夠清楚明了的顯示出測得的實驗數據，這就是其優勢之處。

參考文獻：

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    關鍵詞:數字頻率計74系列集成器件Proteus

    中圖分類號:TP39 文獻標識碼:A 文章編號:1007-9416(2010)08-0006-03

    1 系統結構框圖及工作原理

    數字頻率計的結構框圖如圖1所示。工作原理:接通電源后,首先檢測一下時鐘源是否起振,然后將分頻電路得到四種基頻信號,待測信號通過放大整形后與時基電路一起送給閘門電路,從閘門電路出來的信號送入低位計數器開始計頻,然后由最高位進位信號控制四種基頻的選擇,再由數據分配器去控制每一個小數點,從而簡便的完成了換擋功能。在這里,我們用時基信號的下降沿經反相器去控制鎖存信號,將數據讀出,再由時基信號的低電平去控制計數器清零,進而保證了鎖存是在清零之前,有效地完成兩部工作。最后,由譯碼器將鎖存的信號譯碼后,再由數碼管顯示出來。

    2 系統功能仿真調試

    應用Protues進行仿真,驗證所設計的電路能否將待測信號進行放大整形,能否實現頻率測量,能否自動換擋、自動清零,測量高頻時有無較大的誤差,信號能否起振等。

    2.1 放大整形電路

    2.1.1 調試目的

    測試放大整形電路是否具有放大整形的能,整形出來的波形是否為較為標準的方波信號。

    2.1.2 調試電路

    調試電路如圖2所示。

    2.1.3 調試結果

    假設輸入正弦波的幅值為2v,其顯示結果為如圖3所示。

    2.2 計頻電路

    2.2.1 調試目的

    調試該頻率計能否實現自動換擋、自動清零以及能否測量出0-9.999MHZ的信號頻率。

    2.2.2 調試電路

    頻率測試電路如圖4所示。

    2.2.3 調試結果

    1、待測信號的頻率設為888HZ,其四位數碼管的顯示結果如圖5所示。

    2、待測信號頻率設為12.58KHZ,其四位數碼管的顯示結果如圖6所示。

    3、待測信號頻率設為100KHZ,其四位數碼管的顯示結果如圖7所示。

    4、待測信號頻率設為1050KHZ,其四位數碼管的顯示結果如圖8所示。

    3 調試結果分析

    3.1 調試電路已實現的功能

    通過先分步調試后整體調試的方法,本設計已實現了測量范圍從0-9.999MHZ的精確頻率測量,并且能夠自動換擋、自動清零。該數字頻率計可主要用于測量正弦波、矩形波、三角波、尖脈沖等周期信號的頻率值。

    3.2 調試中遇到的問題和此電路的不足

    在調試的過程中遇到的問題主要在于對邏輯控制電路和閘門電路的調試。剛開始電平出現了黃色和測量高頻率時測不出數值的問題,即使測量出來了,也會等很久,而且計出來的值總是比所設的值大一,于是我就將兩個鎖存端直接連接,縮短了它的反應時間,再用與非門做閘門電路,很好的解決了以上問題,并且計數很精確,所花的時間也很少。該電路的不足之處就是在于如果頻率要求更高,那么對元器件的要求就更高,用這一電路就很難實現,就只有用微控制器MCU來完成此類頻率計的設計了。

    [參考文獻]

    [1] 趙淑范等.電子技術實驗與課程設計[M].北京:清華大學出版社,2009.

    [2] 賈更新.電子技術基礎實驗設計與仿真[M].鄭州:鄭州大學出版社,2009.

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【關鍵詞】EDA技術；層次化設計；數字頻率計

1.引言

EDA技術是近幾年迅速發展起來的計算機軟件、硬件和微電子交叉的現代電子設計學科，是現代電子工程領域的一門新技術。它是以可編程邏輯器件（PLD）為物質基礎，以計算機為工作平臺，以EDA工具軟件為開發環境，以硬件描述語言（HDL）作為電子系統功能描述的主要方式，以電子系統設計為應用方向的電子產品自動化設計過程。隨著電子設計技術的發展，20世紀90年代EDA技術得到全新的發展。這一階段的主要特征是采用“自頂向下”的設計理念，實現整個系統設計過程的自動化。

層次化設計就是一種自頂向下的設計方法。這種設計是設計者以系統的要求出發，自頂向下地逐步將設計內容細化，最終完成系統的硬件整體設計。其步驟為：首先設計出一個頂層原理圖，然后對系統中的每一個模塊采用硬件描述語言或原理圖的方式對其功能進行描述。

本文以一個2位十進制頻率計的設計，詳細說明層次化設計方法的運用。

2.數字頻率計設計系統的組成

本設計中的數字頻率計是一個2位十進制數字頻率計，它由3個模塊組成：一個測頻控制模塊cfkz、有時鐘使能的2位十進制計數器counter8和鎖存譯碼電路。數字頻率計系統的頂層電路原理圖如圖1所示。

3.各模塊電路的設計及仿真

3.1測頻控制信號發生器的設計

最簡單的頻率測量方法就是在1s內對待測信號進行計數。這就要求測頻信號發生器cfkz的計數使能信號CNT_EN能產生一個1s脈寬的周期信號，并對頻率計的每個計數器的使能端EN進行同步控制。當CNT_EN為低電平時，停止計數，并保持其所計的數；在停止計數期間，首先需要一個鎖存LOCK的上升沿將計數器在前一秒鐘的計數值鎖存進鎖存器，由外部的七段譯碼器譯出并穩定顯示。鎖存信號之后，必須有一清零信號CLR對計數器進行清零，為下一秒鐘的計數做準備。高電平時，允許計數。測頻控制信號發生器由圖2的電路原理圖來實現，計數使能信號CNT_EN是一個脈寬為1s、頻率為0.5Hz的脈沖，鎖存信號LOCK和清零信號CLR相繼出現在停止計數以后。

將該模塊的電路設計通過Quartus II軟件進行輸入、編譯、邏輯綜合和功能仿真，驗證設計的正確性。

3.2 2位十進制計數器的設計

該計數器用兩片可預置的雙時鐘十進制可逆計數器74192和兩片BCD碼7段顯示譯碼器74248組成。計數脈沖是上升沿有效，十位的計數脈沖采用個位最高位取反，是為了使兩位更好地保持同步。（該電路模塊見圖1）

3.3 鎖存譯碼器的設計

該鎖存譯碼器由一片8位鎖存器74374及2片七段BCD譯碼器74248構成。其作用是使顯示的數據穩定，不會由于周期性的清零信號而不斷閃爍。（該電路模塊見圖1）

4.頂層電路的設計

使用Quartus II的原理圖輸入法完成各模塊原理圖的輸入，將各模塊進行編譯、仿真，再生成各模塊的默認電路符號。建立系統頂層原理圖文件，調用各模塊電路符號，完成圖1的頂層電路原理圖設計，并進行編譯、仿真、硬件測試等。最后將設計結果下載到指定的CPLD芯片，連接硬件電路，最終完成整個系統的設計。

5.結束語

層次化設計方法在現代數字電路設計中有著明顯的優勢，越來越受到設計者的歡迎。對一個復雜的數字電路系統，若我們采用傳統電路設計方法，工作量較大，而且也容易出錯。運用自頂向下的層次化設計方法，使設計進一步細化，分模塊設計，條理清晰，整個復雜的系統設計變得容易調試，縮短了設計時間，準確性和可靠性大大提高。

參考文獻：

[1]廖超平. EDA技術與VHDL實用教程[M].北京：高等教育出版社，2010.6.

[2]康華光.電子技術基礎（數字部分）[M].北京：高等教育出版社，2001.

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【關鍵字】頻率；MSP430；CAP；占空比

1、前言

在電子技術中，頻率是最基本的參數之一，并且與許多電參量的測量方案，測量結果都有密切的關系，因此頻率測量在科技領域和實際應用中的作用一日益重要，在廣播、電視、電訊、微電子技術等現代科學領域中有廣泛的應用。傳統的頻率計采用組合電路和時序電路等大量硬件電路構成，產品不但體積大，運行速度慢，而且在測低頻信號不宜采用。本系統基于MSP430F149單片機的智能頻率測量系統，具有精度高、使用方便、測量迅速，以及便于實現測量過程自動化等優點。

2、芯片介紹

MSP430F149是美國德儀公司推出的系列超低功耗控制器中的一種，基于真正的16位RISC CPU內核，16位總線結構，MSP430F149的電源電壓工作范圍1.8～3.3V，在1MHz時鐘條件下，最大工作電流僅有350uA，具有五種低功耗模式，在不同的工作模式下，工作電流可下降到70～0.1uA，具有超低功耗。MSP430F149 MCU片內包括60KB閃存、2KB RAM、12位ADC、2 USART、硬件乘法器等多個高性能數據轉換器接口，既能作為帶有比較器的簡便低功耗控制器，又能作為完整的片上系統使用。

3、設計方案

該系統不僅具有0MHz～10MHz范圍內無檔切換的等精度測量的基本功能，同時還能測量占空比。主要由信號采集模塊、信號處理模塊、MCU微控模塊、電源模塊4部分組成，輔以人機接口（主要有獨立式鍵盤模塊和數碼顯示模塊）。單片機對采集到的信號加以處理以及控制人機接口的鍵盤和顯示模塊。顯示模塊主要顯示頻率和占空比，鍵盤模塊主要用于頻率測量和占空比測量之間的切換。

4、硬件設計

系統由信號放大、信號整形、捕捉計數和顯示幾大部分構成，放大部分采用OP27放大器模塊，它將低失調和漂移與高速和低噪聲結合在一起，這使得OP27供精密的儀表應用是很理想的。整形部分采用LM311比較整形模塊，它是一種常見的線性比較器，廣泛用于比較及整形電路中。捕捉計數部分則采用MSP430F149捕捉計數模塊，運用了Timer_A的捕捉和比較單元中的捕捉模式，當捕捉/比較控制寄存器的CAP=1選擇捕捉模式。顯示部分用LED顯示，其硬件結構簡單、軟件編程方便、價格低廉的特點。

5、軟件設計

軟件的主要工作是整形電路送至單片機的信號的處理以及LED數碼管的顯示。Timer_A是一個16位的定時/計數器，擁有3個捕捉/比較寄存器，信號頻率的測量就是利用MSP430F149內部自帶的這個捕捉模塊來測量的，此處的中斷是判斷兩次捕捉時間差信號是否為捕捉事件，若是則計算兩次捕捉時間差信號即測得了其頻率，若不是則返回，MSP430F149單片機的P12作為捕捉信號的輸入端，測量該信號的頻率，其軟件流程圖如圖2。

6、系統調試

（1）電源部分的調試：因為電源對一個系統是最關鍵的，如果電源不穩定，系統不能正常工作。

（2）集成運放應用電路的調試：在調試中應注意以下問題，否則會損壞器件。

1>電源接地端應良好接地。

2>應在切斷電源情況下更換元器件。

3>線性應用電路在加信號前應先進行調零和消振。

將函數信號發生器的信號輸入到OP27的輸入端，同時將雙蹤示波器的X輸入端接到運放的輸入端，Y輸入接到運放的輸出端，觀察兩個波形，看其放大倍數是否符合要求。

（3）比較整形電路的調試：將OP27放大電路輸出的模擬信號加入到LM311的輸入端，比較器動態調試時，將函數信號發生器的信號輸入到OP27的輸入端，同時將雙蹤示波器的X輸入接到OP27的輸入端，將Y輸入接到比較器的輸出端，觀察波形。

（4）顯示模塊的調試：調試數碼管顯示的數碼與模式選擇的對應情況。

（5）總體調試：完成以上4個步驟后，把它們連接起來，總體調試，直到完成任務為止。

7、總結

經過不斷的努力，系統成功的達到設計的要求，此儀器所測結果精度較高，并且價格較低，結構簡單，運行穩定，控制簡單，易于維修等，是一款經濟型的頻率測試儀。

參考文獻

[1]沈建華，楊艷琴，翟驍曙.MSP430.系列16位超低功耗單片機原理與應用[M].北京：清華大學出版社，2004.

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關鍵詞:數字頻率計；函數信號發生器；閘門時間

Abstract:Adigitalfrequencymeterdesignedbyusingequalprecisionmeasurement,haverealizedthefrequencymeasurement.Itintroducesthehardwareconstructionmethodofequalprecisiondigitalmeasurementfrequency.Thismethodiseasyandconvenient.

Keywords:Digitalfrequencymeter;Functionsignalgenerator;Theintervalbetweentheopeningandclosingofthelockgate

1.引言

隨著無線電技術的發展與普及，"頻率"已成為廣大群眾所熟悉的物理量。調節收音機上的頻率刻度盤可使你選聽到你所喜歡的電臺節目；調節電視機上的微調旋鈕可使電視機對準電視臺的廣播頻率，獲得圖像清晰的收看效果，這些已成為人們的生活常識。

人們在日常生活、工作中更離不開計時。學校何時上、下課？工廠幾時上、下班？火車、班機何時起飛？出差的親人幾日能歸來？┈┈，這些都涉及到計時。頻率、時間的應用，在當代高科技中顯得尤為重要。例如，郵電通訊，大地測量，地震預報，人造衛星、宇宙飛船、航天飛機的導航定位控制都與頻率、時間密切相關，只是其精密度和準確度比人們日常生活中的要求高得多罷了。

本次設計主要采用直接測頻法制成一個測量范圍在0~9999Hz的頻率計。該頻率計的閘門信號的采樣時間為1s，并采用4位數碼顯示，輸入信號幅度范圍0.8~5V。它不僅可以測量正弦波、方波、三角波和尖脈沖信號的頻率，而且還可以測量它們的周期。

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關鍵詞 谷子；綠色食品；栽培技術

中圖分類號 S515.048 文獻標識碼 B 文章編號 1007-5739（2014）01-0081-01

谷子為禾本科植物，糧草兼用，耐瘠薄、耐干旱、耐貯藏、適應性廣。谷子去殼后稱為小米，小米介于粗糧和細糧之間，其味美易消化且營養豐富，含有人體所必需的色氨酸、賴氨酸，還含有防癌的健康元素硒。隨著生活水平的提高，人們對健康食品的需求也不斷增加，小米粥、小米飯逐漸走上餐桌，而且由于其營養豐富，日益成為老幼、體質虛弱者的最佳補品。谷子在四平地區生產栽培已有多年歷史，四平地區小米以色澤好、口感佳著稱，在國內外市場頗受好評。隨著中國加入國際世貿組織，迫切需要不斷提高小米的生產栽培技術，嚴格按照綠色食品生產要求，保證產品安全、優質、營養、無污染，以滿足國內外市場的需求。綠色食品谷子在發展中應該高度重視其栽培過程中的各個環節，確保綠色食品的天然本色，真正達到無公害，成為讓消費者食用放心、安全的食品。綠色食品發展前景廣闊，食品谷子必將隨著人們生活水平的日益提高而倍受青睞。現將谷子的標準生產栽培技術總結如下。

1 選地整地

選擇土壤質地松軟、肥力較高、地勢高燥、排水良好、農藥殘留量低的地塊，前茬最好選擇豆類作物，其次選擇前茬玉米、高粱、馬鈴薯、甘薯等作物地塊。精細整地，做到防旱保墑。整地過程包括除茬、耕翻、耙、壓等，耕翻深度為17～20 cm，翻后立即耙壓[1]。

2 品種選擇與種子處理

谷子品種選擇米質優良、籽粒整齊、抗逆性強的當地農家品種酥糧白（白米）和主栽品種8638（黃米），發芽率不低于85%。選種方式選用風車或簸箕進行風選。播種前7 d將谷子在太陽光下曬2～3 d，以殺死病菌源，防止病害發生，提高種子發芽率和發芽勢。用立克秀進行包衣，防治黑穗病[2]。

3 適期播種

根據谷子的生育期和土壤水分、溫度的變化規律確定播種期，化石戈鄉谷子的播種適期在5月上中旬，最晚要在5月底前播種。此時10 cm地溫穩定在10 ℃以上，種子出土快，出苗整齊，病害輕。由于四平市地處遼西半干旱地區，為了保墑和保全苗，采取開溝接墑播種，踩低格子后施肥、覆土、鎮壓，做到一次播種保全苗。機播用種15～18 kg/hm2，條播用種7.5 kg/hm2，覆土深度為3～4 cm。種植密度因品種、土壤肥力、播種期不同而異，平肥地保苗密度為45.0萬～52.5萬株/hm2。山坡地保苗密度為37.5萬～45.0萬株/hm2，矮稈株型、緊湊品種宜密，土壤肥力高宜密，播種期晚宜密[3]。

4 適時間定苗

在谷苗2葉1心時進行1～2次壓青蹲苗，于每天11：00—16：00進行，可用鴨蛋滾鎮壓或人工踩青。要在三葉期間苗，五葉期定苗，清除多余及雜株、病株和雜草，留下整齊健壯苗。間苗時用手鋤清除雜草，松土保墑，誘發次生生長，增強抗旱、抗風能力。定苗時進行淺中耕，深度為3～4 cm，拔節后進行1次深中耕，深度為7～8 cm[4]。

5 肥分管理

根據綠色食品肥料的使用標準，以農家肥為主，輔助施用少量的化學合成肥料。在谷子播種前施用優質農家肥22.5 t/hm2，保證谷子生產所需的微量元素，從而保證小米的香味。口肥使用由化石戈鄉農科站提供的綠色食品谷子專用生物菌肥，施用量375 kg/hm2，在谷子拔節時，結合趟地追施尿素75 kg/hm2。

6 病蟲害防治

以預防為主，防治結合，農科站建立的綠色食品農藥專柜銷售A級綠色食品生產中限量使用，用限定的化學合成農藥替代高毒、高殘留農藥，因為高毒、高殘留農藥能引起二次中毒，致畸、致癌，致突變，對植物、生物、環境有害。谷子的常見病蟲害主要是谷子粘蟲、螻蛄、金針蟲等地下害蟲。谷子粘蟲用80%敵敵畏乳油1 000倍液1 500～2 250 mL/hm2噴霧。螻蛄、金針蟲等地下蟲通過耕翻土地，清除雜草，可減少蟲卵和幼蟲基數，有效減輕蟲害發生。化學防治施毒土，用辛硫磷50%乳油1 500 mL/hm2對水750 mL混入過篩細干土300 kg中，條施在播種溝內。谷子收獲前20 d停止使用化學合成農藥防治病害。

7 適時收獲，脫粒加工

在完熟期收獲，當籽料變硬，呈固有粒形和粒色時及時收獲，根據品種采取單收、單運、單脫粒，防止與普通谷子混雜，脫粒過程中不能有碎石、土塊、秸稈等雜物混入其中。放在通風干燥處儲藏。綠色食品谷子加工，用專用加工廠房，嚴格控制可能的污染源，生產人員應持有健康證，經過培訓上崗。管理完善，有完整的生產記錄，做到化石戈小米無毒、無公害、天然、營養。

8 參考文獻

[1] 李玲，孫文松，楊正書，等.谷子無公害綠色生產栽培技術規程[J].雜糧作物，2004（6）：347-348.

[2] 高立起，石愛麗，欒素榮，等. 綠色優質谷子栽培技術[J].現代農業科技，2011（18）：87.

[3] 李營，劉永莉，李原有.優質、高產谷子栽培技術[J].生物技術世界，2012（6）：47-48.

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關鍵詞 直接頻率合成器（DDS） fpga 頻率分辨率

一、引言

直接數字頻率合成器（DirectDigitalSynthysizer，DDS）是隨微電子技術出現的一種新數字頻率合成技術，它在相對帶寬、具有調制功能、相位連續性、相位噪聲小、高分辨率和集成化等一系列性能指標方面超過了傳統頻率合成技術。目前，大多任意波形發生器是基于專用的DDS（直接頻率合成器）芯片設計完成，但其芯片固化，靈活性較差。因此，基于上述原因，本文提出基于fpga（現場可編程門陣列）設計任意波形的方案。

二、DDS的工作原理和組成結構

DDS的組成原理

DDS系統的核心是N位相位累加器，即由一個N位全加器和N位累加寄存器組成。時鐘脈沖每觸發一次，累加寄存器就會將上一時刻輸出的累加相位數據反饋到N位全加器，并和全加器輸入的相位控制字K相加。然后，它把相加結果送至累加寄存器的數據輸入端，使得相位累加器在下一個時鐘作用下繼續與相位控制數據相加。其中，每一個相位在線性查找表中有對應幅值，當相位累加器溢出時便完成一個周期動作，稱為DDS合成信號的一個頻率周期，同時相位累加器的溢出頻率就是DDS輸出的信號頻率。最后，輸出數據經DAC進行D/A變化，并經一個低通濾波器得到完整的正弦（或余弦）波。

每一個相位都對應一個特定幅值，當相位走完一個周期后對應的幅度也走完一個周期，這是DDS的相位與幅值之間的基本原理（如圖2）。DDS波形輸出頻率f0和時鐘頻率fc和時鐘控制字k間的關系為：f0=fck。

其中k為頻率控制字，N為相位累加器的輸出寬度，當k=1時可以得到系統的最小輸出頻率公式：f=fc。f為DDS的最小分辨頻率，由式可知系統最小分辨頻率與相位累加器輸出位數寬度N有關，假設N=32，fc=25hz則系統的最小分辨頻率為0.00582hz。按照抽樣定律，最高輸出頻率為采樣頻率的，但因包括低通濾波器在內的各種雜散頻率影響，一般只能達到40%fc。所以采用DDS技術幾乎可以合成從直流到0.4fc內的所有的頻率。

三、基于fpga的DDS的硬件實現

1、fir濾波器設計

基于以上原理，為更好抑制系統中產生的雜散噪聲，并為獲得更高輸出帶寬，本文在傳統硬件結構基礎上做如下：第一，為得到更高的系統時鐘在fpga中嵌入PLL（鎖相環），把輸入頻率提高到100MHZ，作為整個系統的時鐘信號；第二，為更好抑制雜散噪聲與簡化模擬低通濾波器設計復雜度，本文在DAC模塊前，增加一個21階，截止頻率40MHZ，采用漢明窗技術設計出帶外衰減較大的FIR濾波器模塊。

2、相位累加器及線性查找表設計

（1）相位累加器

相位累加器是DDS系統中重要的模塊，可通過增加相位累加器位數，來達到較高精度。但這增加了系統復雜度，限制整個系統速度。而流水線技術是高速電路中常用的技術，利用流水線技術能夠提高系統轉換速率、工作頻率及精度。

流水技術的主要思想，是把一個復雜計算步驟拆分成多個簡單步驟。本文是把一個32位累加運算，拆分為四個8位累加運算，總共形成了四級流水結構。

（2）線性查找表

理論上，一個周期內采樣點數越多，輸出波形精度越高。但采樣點數增加，則需更多存儲空間。為了解決這個問題，人們提出以下兩種方法：一是，利用CORDIC及其改進方法設計DDS；二是，利用抽樣定理，存儲最少的抽樣點數；三是，利用波形的對成型只存儲1/4周期的數據。因此，它里面存儲的是完整的1/4正弦（余弦）信號的幅值信息。在這里我們選擇設計占用資源較少，輸出波形信號質量較好的方法三。首先利用matlab設計出所需幅值數據，其次把數據存儲在存儲單元中。這里我們所設計的存儲單元采用的是Altera公司提供的ROM的IP核，設計出深度為256，寬度為8的存儲單元。

四、測試與結果分析

在完成整個波形設計后，對整個系統進行功能測試，測試選用Tektronix的帶寬為100MHZ的示波器。測試如下參數：

波形：正弦波。

頻率范圍（正弦波）：>20MHZ；

頻率分辨率：0.023HZ；

電壓幅度50mv～5v；

波形幅度分辨率：8比特；

下面波形是通過Tektronix示波器測出來的波形和它們的頻譜（如圖1），可以清晰地看到波形的峰峰值、頻率、幅度和譜線等參數。

從實驗結果看，輸出波形在設定參數內的輸出光滑平整。由此可見設計的結果與理論是接近的，說明設計結果正確。

五、結論

篇8

1、學習數字電路中D觸發器、分頻電路、多諧振蕩器、CP時鐘脈沖源等單元電路的綜合運用；

2、熟悉智力競賽搶答器的工作原理；

3、了解簡答數字系統設計、調試及故障排除方法。

二、實驗原理

下圖為四人用的智力競賽搶答裝置線路，用以判斷搶答優先權。

智力競賽搶答器裝置原理圖

圖中F1為四D觸發器74LS175，它具有公共置0端和公共CP端，引腳排列間附錄；F2為雙4輸入與非門74LS20；F3是由74LS00組成的多諧振蕩器；F4是由74LS74組成的四分頻電路；F3、F4組成搶答器中的CP時鐘脈沖源。搶答開始時，由主持人清除信號，按下復位開關S，74LS175的輸出Q1～Q4全為0，所有發光二極管LED燈均熄滅，當主持人宣布“搶答開始”后，首先做出判斷的參賽者立即按下開關，對應的發光二極管點亮，同時，通過與非門F2送出信號鎖住其余3個搶答者的電路，不再收受其

他信號，直到主持人再次清除信號為止。

三、實驗設備與器件

（1）+5V直流電源

（2）邏輯電平開關

（3）邏輯電平顯示器

（4）雙蹤示波器

（5）數字頻率計

（6）直流數字電壓表

（7）74LS175，74LS20，74LS74，74LS00

四、實驗內容

（1）測試各觸發器及各邏輯門的邏輯功能。測試方法參照數字電子技術基礎實驗的有關內容，判斷器件的好壞。

（2）按圖10-1接線，搶答器五個開關接實驗裝置上的邏輯開關，發光二極管接 電平顯示器。

（3）斷開搶答器電路中CP脈沖源電路，單獨對多諧振蕩器F3及分頻器F4進行調試，調整多諧振蕩器10kΩ電位器，使其輸出脈沖頻率約4kHz，觀察F3和F4輸出波形及測試其頻率。

（4）測試搶答器電路功能。接通+5V電源，CP端接實驗裝置上連續脈沖源，取重復頻率約1kHz。

1）搶答開始前，開關K1，K2，K3，K4均置“0”，準備搶答，將開關S置“0”，發光二極管全熄滅，再將S置“1”。搶答開始，K1，K2，K3，K4某一開關置“1”，觀察發光二極管的亮、滅情況，然后再將其他三個開關中任一個置“1”，觀察發光二極管的亮、滅有否改變。

2）重復1）的內容，改變K1，K2，K3，K4 任一個開關狀態，觀察搶答器的工作情況。

3）整體測試。試開實驗裝置上的連續脈沖源，接入F3和F4，再進行實驗。

五、設計報告

（1） 若在圖10-1 電路中加一個計時功能，要求計時電路顯示時間精確到秒，最多限制為2min，一旦超過限時，則取消搶答權，電路如何改進？

（2） 分析智力競賽搶答裝置各部分功能及工作原理。

篇9

關鍵詞：LTE系統 自適應軟頻率復用技術 資源分配

中圖分類號：TN929 文獻標識碼：A 文章編號：1007-9416（2016）04-0000-00

隨著移動通信技術的發展，用戶的服務質量需求也在逐步增長，從而給無線通信系統的設計帶來了一定的挑戰。而在LTE系統中使用自適應軟頻率復用技術，能夠有效改善邊緣用戶的通信服務質量。因此，有必要對LTE系統自適應軟頻率復用技術展開研究，從而更好的促進我國移動通信技術的發展。

1 LTE系統資源分配問題分析

在移動通信系統經過長期演進后，人們提出了通過頻率復用因子提升頻譜效率的蜂窩移動通信系統。所謂的LTE，其實就是利用正交頻分多址接入（OFDM）技術，將頻率資源劃分成多個相互正交、且相互不發生干擾的子載波，從而使小區內干擾得到消除的一種技術。所以在LTE系統中，物理層調制技術為OFDM。但是，由于使用頻率復用因子將導致同一頻率資源被相鄰小區重復使用，所以容易導致小區之間出現相互干擾，繼而最終導致小區邊緣用戶收到嚴重干擾。為了解決這一問題，人們提出了小區間干擾協調技術（ICIC），可以通過分析相鄰小區資源利用情況進行無線資源的管理[1]。而LTE系統自適應軟頻率復用技術是用來協調小區資源的良好方法，可以根據系統負責情況進行各小區主、副載波和發射功率的自適應協調，繼而實現對系統資源的優化分配。

2 LTE系統自適應軟頻率復用技術

2.1技術應用思想

考慮到LTE系統特性，利用自適應軟頻率復用技術進行系統資源分配，只需要對各小區分配的主、副載波數量進行確定。而一旦小區的主載波數量可以確定下來，就可以根據相鄰小區主載波分配進行與之不重疊的多個子載波的選擇，并且將其當成是主載波。所以在SFR系統中，任一小區的副載波可能是相鄰小區的副載波。如果主載波上的干擾來自這一副載波，就需要進行小區邊緣區域獲得的平均吞吐量的計算，然后利用自適應軟頻率復用技術進行各小區主、副載波及其最大化系統吞吐量的自適應分配，繼而使小區邊緣區域的最低速率需求得到保證。而由于小區邊緣區域速率函數為非凸函數，所以不能利用凸優化理論進行這種問題的解決。因此，LTE系統自適應軟頻率復用技術的基本思想應為：通過將多小區SFR優化問題轉化為多個單小區問題，從而對系統最優資源分配方案進行尋找[2]。所以，還需要對單小區的最優主、副載波的分配問題進行計算，并且對不同小區進行單小區算法迭代的問題展開研究。

2.2技術算法分析

在分析單小區SFR優化問題時，需要假設相鄰小區資源分配是固定的。在此基礎上，才能夠進行小區主、副載波及其發射功率的確定，并且進行小區吞吐量的最大化，以確保小區中心及邊緣區域的最小速率需求得到滿足。在這一過程中，需要解決的問題就是選擇資源分配方式。考慮到小區邊緣和中心區域的最低速率要求，可以使用窮盡搜索策略進行資源分配方式的選擇，以便使系統發射功率最小。在此基礎上，針對小區剩余的可用功率，可以使用貪婪遞減策略進行分配，繼而使小區吞吐量得到提升。最后，根據小區資源分配情況，可以進行中心區域和邊緣區域獲得的速率的計算，然后將其當成是系統最低速率需求進行下一次迭代。而通過反復進行算法迭代，并且直到小區吞吐量不再變化，就能夠完成小區SFR優化。在單小區資源全部得到分配后，還需要將算法擴展至解決多小區SFR優化問題上。具體來講，就是在完成所有小區的資源分配后，如果有小區的速率需求不能被滿足，就需要對中心區域速率大于其最低速率需求的小區重新進行資源分配，即減小其在下一次迭代時的速率需求。最后，在系統各小區間進行多小區資源分配過程的迭代，就能夠找到最優的SFR資源分配方案。

2.3技術仿真分析

為了對技術實現使用的算法展開性能評價，可以開展相應的仿真實驗。在實驗中，需要以小區中心區域吞吐量、邊緣區域吞吐量和系統吞吐量為評價指標，并且將自適應軟頻率復用技術與傳統全頻率復用技術、部分頻率復用技術的性能展開比較。在構建仿真場景時，可以設定LTE系統中有258個用戶，每個小區有15個用戶，最低速率需求為500Kbps，各小區中與基站距離大于500m的用戶為邊緣區域用戶。此外，系統物理資源塊共有50個，每個含有12個連續子載波。通過仿真分析可以發現，使用傳統全頻率復用技術，系統各小區可以對全部子載波進行使用，所以用戶收到了嚴重干擾，從而導致系統吞吐量最低。使用部分頻率復用技術，各小區使用的頻率資源有限，所以系統容量也比較有限。而使用自適應軟頻率復用技術，能夠使各小區的主、副載波得到動態調整，所以能夠將更多資源分配給需要的用戶，繼而使系統吞吐量較高。在中心區域吞吐量分析方面，由于使用傳統全頻率復用技術和部分頻率復用技術將導致各小區功率分配固定，而使用自適應軟頻率復用技術可以進行各小區受到的干擾的協調，所以使用自適應軟頻率復用技術可以更好的實現對小區中心區域吞吐量的優化[3]。此外，在邊緣小區吞吐量分析方面，使用傳統全頻率復用技術和部分頻率復用技術將導致部分小區用戶速率無法得到滿足，而使用自適應軟頻率復用技術則能滿足各小區最低速率需求。

3結語

總而言之，使用LTE系統自適應軟頻率復用技術，可以使各小區資源分配得到有效調整，所以能夠在保持系統吞吐量的同時，使小區邊緣用戶性能得到提高。因此，相較于同類算法，自適應軟頻率復用技術更適用于LTE系統。

參考文獻

[1]覃兆坤，余浩農，張琳.基于軟頻率復用的動態頻率協調方案[J].數據通信，2013，04：21-23+32.

[2]張炎炎，趙旭凇.TD-LTE系統軟頻率復用及其最優化研究[J].移動通信，2010，Z1：39-43.

[3]許國平，苗守野，黃志勇.基于軟頻率復用規劃的LTE小區間干擾抑制[J].郵電設計技術，2010，07：6-9.

篇10

1971年，美國學者J.Tierney等人撰寫的“A Digital Frequency Synthesizer”-文首次提出了以全數字技術，從相位概念出發直接合成所需波形的一種新給 成原理。限于當時的技術和器件產，它的性牟指標尚不能與已有的技術盯比，故未受到重視。近1年間，隨著微電子技術的迅速發展，直接數字頻率合成器（Direct Digital Frequency Synthesis簡稱DDS或DDFS）得到了飛速的發展，它以有別于其它頻率合成方法的優越性能和特點成為現代頻率合成技術中的姣姣者。具體體現在相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續、可產生寬帶正交信號及其他多種調制信號、可編程和全數字化、控制靈活方便等方面，并具有極高的性價比。

1 DDS基本原理及性能特點

DDS的基本大批量是利用采樣定量，通過查表法產生波形。DDS的結構有很多種，其基本的電路原理可用圖1來表示。

相位累加器由N位加法器與N位累加寄存器級聯構成。每來一個時鐘脈沖fs，加法器將控制字k與累加寄存器輸出的累加相位數據相加，把相加后的結果送到累加寄存器的數據輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位加累加。由此可以看出，相位累加器在每一個中輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的出頻率就是DDS輸出的信號頻率。

用相位累加器輸出的數據作為波形存儲器（ROM）的相位取樣地址。這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。

DDS在相對帶寬、頻率轉換時間、高分頭放力、相位連續性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。

（1）輸出頻率相對帶寬較寬

輸出頻率帶寬為50%fs（理論值）。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fs。

（2）頻率轉換時間短

DDS是一個開環系統，無任何反饋環節，這種結構使得DDS的頻率轉換時間極短。事實上，在DDS的頻率控制字改變之后，需經過一個時鐘周期之后按照新的相位增量累加，才能實現頻率的轉換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉換時間越短。DDS的頻率轉換時間可達納秒數量級，比使用其它的頻率合成方法都要短數個數量級。

（3）頻率分辨率極高

若時鐘fs的頻率不變，DDS的頻率分辨率就是則相位累加器的位數N決定。只要增加相位累加器的位數N即可獲得任意小的頻率分辨率。目前，大多數DDS的分辨率在1Hz數量級，許多小于1mHz甚至更小。

（4）相位變化連續

改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數的曲線是連續的，只是在改變頻率的瞬間其頻率發生了突變，因而保持了信號相位的連續性。

（5）輸出波形的靈活性

只要在DDS內部加上相應控制如調頻控制FM、調相控制PM和調幅控制AM，即可以方便靈活地實現調頻、調相和調幅功能，產生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數據，就可以實現各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當DDS的波形存儲器分別存放正弦和余弦函數表時，既可得到正交的兩路輸出。

    （6）其他優點

由于DDS中幾乎所有部件都屬于數字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。

DDS也有局限性，主要表現在：

（1）輸出頻帶范圍有限

由于DDS內部DAC和波形存儲器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS工習片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達2GHz左右。

（2）輸出雜散大

由于DDS采用全數字結構，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非理想特性造成的雜散。

2 實現DDS的三種技術方案

2.1 采用高性能DDS單片電路的解決方案

隨著微電子技術的飛速發展，目前高超 性能優良的DDS產品不斷推出，主要有Qualcomm、AD、Sciteg和Stanford等公司單片電路（monolithic）。Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時間為0.1μs;美國AD公司也相繼推出了他們的DDS系列：AD9850、AD9851、可以實現線性調頻的AD9852、兩路正交輸出的AD9854以及以DDS為核心的QPSK調制器AD9853、數字上變頻器AD9856和AD9857.AD公司的DDS系列產品以其較高的性能價格比，目前取得了極為廣泛的應用。AD公司的常用DDS芯片選用列表見表1.下面僅對比較常用的AD9850芯片作一簡單介紹。

表1 AD公司的常用DDS芯片選用列表

型  號最大工作(MHz)工作電壓（V）最大功耗（mw)備     注AD9832253.3/5120小型封裝，串行輸入，內置D/A轉換器。AD9831253.3/5120低電壓，經濟，內置D/A轉換器。AD9833252.5～5.52010個管腳的uSOIC封裝。AD9834502.5～5.52520個管腳的TSSOP封裝并內置比較器。AD9835505200經濟，小型封裝，串行輸入，內置D/A轉換器。AD9830505300經濟，并行輸入，內置D/A轉換器。AD98501253.3/5480內置比較器和D/A轉換器。AD98531653.3/51150可編程數字QPSK/16-QAM調制器。AD98511803/3.3/5650內置比較器、D/A轉換器和時鐘6倍頻器。AD98523003.31200內置12位的D/A轉換器、高速比較器、線性調頻和可編程參考時鐘倍頻器。AD98543003.31200內置12位兩路正交D/A轉換器、高速比較器和可編程參考時鐘倍頻器。AD985810003.32000內置10位的D/A轉換器、150MHz相頻檢測器、充電汞和2GHz混頻器。AD9850是AD公司采用先進的DDS技術1996年推出的高集成度DDS頻率合成器，它內部包括可編程DDS系統、高性能DAC及高速比較器，能實現全數字編程控制的頻率合成器和時鐘發生器。接上精密時鐘源，AD9850可產生一個頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。此正弦波可直接用作頻率信號源或轉換成方波用作時鐘輸出。AD9850接口控制簡單，可以用8位并行口或串行口經、相位等控制數據。32位頻率控制字，在125MHz時鐘下，輸出頻率分產率達0.029Hz。先進的CMOS工藝使AD9850不僅性能指標一流，而且功耗少，在3.3V供電時，功耗僅為155mW。擴展工業級溫度范圍為-40～+85攝氏度，其封裝是28引腳的SSOP表面封裝。

AD9850采用32位相位累加器，截斷成14位，輸入正弦查詢表，查詢表輸出截斷成10位，輸入到DAC。DAC輸出兩個互補的模擬電流，接到濾波器上。調節DAC滿量程輸出電流，需外接一個電阻Rset，其調節關系是Iset=32（1.248V/Rset），滿量程電流為10～20mA。

2.2 采用低頻正弦波DDS單片電路的解決方案

Micro Linear公司的電源管理事業部推出低頻正弦波DDS單片電路ML2035以其價格低廉、使用簡單得到廣泛應用。ML2035特性：（1）輸出頻率為直流到25kHz，在時鐘輸入為12.352MHz野外頻率分辨率可達到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機使用；（4）增益誤差和總諧波失真很低。

ML2035為DIP-8封裝，各引腳功能如下：

（1）Vss：-5V電源；

(2)SCK：串行時鐘輸入，在上升沿將串行數據鎖入16位移位寄存器；

（3）SID：串行數據輸入，該串行數據為頻率控制字，決定6腳輸出的頻率；

（4）LATI：串行數據鎖存，在下降沿將頻率控制字鎖入16位數據鎖存器；

（5）Vcc：+5電源；

（6）Vout：模擬信號輸出；

（7）GND：公共地，輸入、輸出均以此點作為參考點；

（8）CLK IN：時鐘輸入，可外接時鐘或石英晶體。

ML2035生成的頻率較低（0～25kHz），一般應用于一些需產生的頻率為工頻和音頻的場合。如用2片ML2035產生多頻互控信號，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統中的收發電路等。

可編程正弦波發生器芯片ML2035設計巧妙，具有可編程、使用方便、價格低廉等優點，應用范圍廣泛。很適合需要低成本、高可靠性的低頻正弦波信號的場合。

ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達500kHz。

2.3 自行設計的基于FPGA芯片的解決方案

DDS技術的實現依賴于高速、高性能的數字器件。可編程邏輯器件以其速度高、規模在、可編程，以及有強大EDA軟件支持等特性，十分適合實現DDS技術。Altera是著名的PLD生產廠商，多年來一直占據著行業領先的地位。Altera的PLD具有高性能、高集成度和高性價比的優點，此外它還提供了功能全面的開發工具和豐富的IP核、宏功能外它還提供了功能全面的開發工具和豐富的IP核、宏功能庫等，因此Altera的產品獲得了廣泛的應用。Altera的產品有多個系列，按照推出的先后順序依次為Classic系列、MAX（Multiple Array Matrix）系列、FLEX（Flexible Logic Element Matrix）系列、APEX（Advanced Logic Element Matrix）系列、ACEX系列、Stratix系列以及Cyclone等。

Max+plusII是Altera提供的一個完整的EDA開發軟件，可完成從設備輸入、編譯、邏輯綜合、器件適配、設計仿真、定時分析、器件編程的所有過程。QuartusII是Altera近幾年來推出的新一代可編程邏輯器件設計環境，其功能更為強大。

用Max+plusII設計DDS系統數字部分最簡單的方法是采用原理圖輸入。相位累加器調用lmp_add_sub加減法器模擬，相位累加器的好壞將直接影響到整個系統的速度，采用流水線技術能大幅度地提升速度。波形存儲器（ROM）通過調用lpm_rom元件實現，其LPM_FILE的值*.mif是一個存放波形幅值的文件。波形存儲器設計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節省3/4的資源，這是非常可觀的。為了進一步優化速度的設計，可以選擇菜單Assign|Globan Project Logic Synthesis的選項Optimize10（速度），并設定Global Project Logic Synthesis Style為FAST，經寄存器性能分析最高頻率達到100MHz以上。用FPGA實現的DDS能工用在如此之高的頻率主要依賴于FPGA先進的結構特點。