導(dǎo)語：發(fā)送器電路設(shè)計論文一文來源于網(wǎng)友上傳，不代表本站觀點，若需要原創(chuàng)文章可咨詢客服老師，歡迎參考。

1.多協(xié)議Serdes發(fā)送器結(jié)構(gòu)分析

通常的Serdes發(fā)送器由PLL電路、MUX電路以及驅(qū)動器電路構(gòu)成。PLL電路用來產(chǎn)生符合協(xié)議要求的時鐘頻率；MUX電路用來將多位并行輸入數(shù)據(jù)轉(zhuǎn)換成一位串行輸出數(shù)據(jù)，控制Driver電路；Driver電路用來將MUX電路的串行輸出數(shù)據(jù)轉(zhuǎn)化成符合協(xié)議電氣要求的差分輸出信號。該結(jié)構(gòu)的缺點在于PLL電路產(chǎn)生的頻率以及Driver電路產(chǎn)生的輸出信號特征僅能符合特定的協(xié)議，針對不同的協(xié)議需要重新設(shè)計PLL電路以及輸出驅(qū)動器電路，電路不具有擴展性。包括可以進行輸出速率選擇的PLL電路、帶有上升/下降時間控制的MUX電路以及輸出信號幅度可調(diào)的驅(qū)動器電路。針對不同的協(xié)議，通過速率選擇信號設(shè)定PLL電路輸出不同的時鐘頻率，同時通過上升/下降沿速率控制模塊調(diào)整輸出信號的上升/下降沿時間，并通過幅度控制模塊以及預(yù)加重幅度控制模塊調(diào)整輸出信號的幅度，從而滿足不同協(xié)議的相應(yīng)要求。

2.多協(xié)議Serdes發(fā)送器電路設(shè)計

2.1PLL電路

PLL電路用來為數(shù)據(jù)發(fā)送器提供頻率穩(wěn)定的時鐘信號，由鑒頻鑒相器、電荷泵、環(huán)路濾波器、振蕩器、可編程分頻器以及占空比調(diào)整電路構(gòu)成。通過控制信號控制分頻電路的分頻系數(shù)，電路可以輸出符合不同協(xié)議要求的時鐘頻率。通過在時鐘信號在上升沿和下降沿對數(shù)據(jù)分別進行采樣，可以通過最高數(shù)據(jù)率一半的時鐘頻率來完成數(shù)據(jù)的發(fā)送，但是需要保證時鐘信號的占空比為50%。為了降低成本，本設(shè)計采用了環(huán)形振蕩器VCO電路，同時設(shè)計了占空比調(diào)整電路（DCC）來調(diào)整輸出時鐘信號的占空比。當(dāng)時鐘饋通、電荷注入以及電流源不匹配影響電荷泵時，其影響均可等效為電流源不匹配對電路的影響。

2.2MUX電路

MUX電路用來將輸入的低速并行信號轉(zhuǎn)換為高速串行輸出信號。由于采用了半速時鐘結(jié)構(gòu)，MUX電路采用了奇偶序列分別轉(zhuǎn)換成兩路串行數(shù)據(jù)后再合并為一路輸出的方式，分頻后的時鐘信號分別控制兩個5:1的數(shù)據(jù)選擇器，將輸入數(shù)據(jù)按奇偶序列轉(zhuǎn)換為兩路輸出。兩路輸出信號經(jīng)過由clk_m控制的2:1的數(shù)據(jù)選擇器輸出差分?jǐn)?shù)據(jù)信號symdata_m/p。同時，考慮到整體電路中需要實現(xiàn)預(yù)加重功能，差分?jǐn)?shù)據(jù)信號symdata_m/p經(jīng)過延時模塊，延時一個數(shù)據(jù)周期并將數(shù)據(jù)反相，其輸出信號為trdata_m/p。

2.3驅(qū)動器電路

為了適應(yīng)不同協(xié)議對輸出信號的電氣特性要求，本文設(shè)計了包含預(yù)加重幅度控制以及輸出電壓幅度控制功能的驅(qū)動器電路，包含電源模塊、N個預(yù)加重單元以及M-N個輸出幅度調(diào)整單元。電源模塊由運放A2以及驅(qū)動管M1構(gòu)成，用來為驅(qū)動器電路提供穩(wěn)定的電源Vreg，其電壓等于參考電壓Vref。

3.總結(jié)

本文通過設(shè)計分頻系數(shù)可調(diào)的PLL電路、具有上升/下降沿時間調(diào)整功能的MUX電路以及輸出幅度/預(yù)加重幅度可調(diào)的驅(qū)動器電路，實現(xiàn)了單芯片對不同Serdes協(xié)議的支持，并成功在0.13μmCMOS工藝下進行流片。測試結(jié)果表明，本文提出的低抖動多協(xié)議統(tǒng)一架構(gòu)發(fā)送器電路結(jié)構(gòu)支持1Gbps~3.125Gbps的傳輸速率，可以適應(yīng)PCI-E、FiberChannel以及SRIO協(xié)議的要求。

作者:唐龍飛田澤邵剛單位:中國航空計算技術(shù)研究所