導(dǎo)語(yǔ)：如何才能寫好一篇嵌入式電路設(shè)計(jì)教程，這就需要搜集整理更多的資料和文獻(xiàn)，歡迎閱讀由公務(wù)員之家整理的十篇范文，供你借鑒。

篇1

關(guān)鍵詞：口袋實(shí)驗(yàn)室；數(shù)字邏輯；組合邏輯電路；嵌入式系統(tǒng)

中圖分類號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）28-0268-03

口袋實(shí)驗(yàn)室，又稱無(wú)墻實(shí)驗(yàn)室，就是讓學(xué)生人手一個(gè)迷你“口袋實(shí)驗(yàn)箱”，上課帶來(lái)、下課帶走，課程結(jié)束時(shí)歸還。學(xué)生有了一個(gè)小的實(shí)驗(yàn)平臺(tái)，就可以結(jié)合課程內(nèi)容，隨時(shí)隨地進(jìn)行課程實(shí)驗(yàn)；同時(shí)，激蕩在學(xué)生頭腦中的創(chuàng)新想法可以即時(shí)得到驗(yàn)證，激發(fā)他們主動(dòng)學(xué)習(xí)的興趣。

口袋實(shí)驗(yàn)室這種形式使實(shí)驗(yàn)設(shè)備突破了實(shí)驗(yàn)室的限制、實(shí)驗(yàn)課時(shí)的限制，能夠把最新的技術(shù)補(bǔ)充到學(xué)生的課余學(xué)習(xí)中，讓學(xué)生隨時(shí)隨地都能進(jìn)行實(shí)驗(yàn)，從而最大程度地實(shí)現(xiàn)了實(shí)驗(yàn)室的開放。

目前口袋實(shí)驗(yàn)室理念在國(guó)內(nèi)多所高校已得到廣泛的認(rèn)可和貫徹，如清華大學(xué)、北京大學(xué)、哈爾濱工業(yè)大學(xué)、復(fù)旦大學(xué)、同濟(jì)大學(xué)、上海交通大學(xué)、東南大學(xué)、華中科技大學(xué)等都建起了數(shù)量、規(guī)模各異的口袋實(shí)驗(yàn)室。

本組合邏輯電路設(shè)計(jì)就是基于Xilinx（賽靈思公司）Basys3口袋實(shí)驗(yàn)室的。在性能更好的NEXYS4或ZYBO實(shí)驗(yàn)板上也可實(shí)現(xiàn)。

1 口袋實(shí)驗(yàn)室之核心硬件Basys3

Basys3 實(shí)驗(yàn)板（見圖1）是一款采用Xilinx最新7系列的數(shù)字電路入門級(jí)開發(fā)平臺(tái)，該平臺(tái)主芯片為Xilinx Artix系列中的最小型號(hào) XC7A35T。它包含5200個(gè)slice資源，相當(dāng)于33，280個(gè)邏輯單元。每個(gè)slice包含4個(gè)6輸入查找表（LUT），8個(gè)觸發(fā)器 。容量為1800kb的塊狀RAM 以及5個(gè)時(shí)鐘管理單元，每個(gè)單元帶有一個(gè)鎖相環(huán)。Basys3同時(shí)也是一款入門級(jí)的FPGA實(shí)驗(yàn)板，專門針對(duì)Vivado Design Suite而設(shè)計(jì)，具有Xilinx Artix-7 FPGA架構(gòu)。Basys3包含了所有Basys系列板卡的標(biāo)準(zhǔn)功能：完備的硬件規(guī)格，大 量的板載IO設(shè)備，所有需要FPGA支持的電路，以及免費(fèi)的開發(fā)工具，上手即用。

采用Basys3 可以實(shí)施更貼近嵌入式方向?qū)I(yè)要求的數(shù)字邏輯實(shí)驗(yàn)項(xiàng)目，形成符合嵌入式方向?qū)I(yè)要求的數(shù)字邏輯實(shí)驗(yàn)課程。可解決現(xiàn)有《數(shù)字邏輯》實(shí)驗(yàn)課程的教學(xué)要求與嵌入式方向?qū)I(yè)要求相比有些偏低的問(wèn)題。同時(shí)可以解決現(xiàn)有面向嵌入式方向的基礎(chǔ)實(shí)驗(yàn)課程實(shí)驗(yàn)平臺(tái)各異，實(shí)驗(yàn)內(nèi)容不夠貫通的問(wèn)題。

2 口袋實(shí)驗(yàn)室之核心軟件Vivado

賽靈思在全球業(yè)界第一個(gè)發(fā)貨和量產(chǎn)28nm 7系列器件后，2012年又推出了“Vivado”這一全新的FPGA設(shè)計(jì)套件，很可能在將來(lái)取代已經(jīng)面世18年之久的賽靈思ISE設(shè)計(jì)套件。Vivado的推出，不僅僅是讓設(shè)計(jì)的界面更加漂亮（如圖2所示），更重要的是它帶給行業(yè)的那種體現(xiàn)在設(shè)計(jì)手段和設(shè)計(jì)方法上的的創(chuàng)新。眾所周知，對(duì)于電子設(shè)計(jì)工程師來(lái)說(shuō)，一方面要求FPGA能實(shí)現(xiàn)所有的數(shù)字系統(tǒng)功能，包括：數(shù)字邏輯、嵌入式系統(tǒng)和數(shù)字信號(hào)處理等等；另一方面又要求基于FPGA的設(shè)計(jì)就像他們使用“C”語(yǔ)言給CPU、MCU編程那樣的簡(jiǎn)單。Vivado將這兩個(gè)看起來(lái)相互矛盾的夢(mèng)想變成了現(xiàn)實(shí)。

在Vivado 2014.3環(huán)境下如同前期的ISE環(huán)境，可以非常方便地運(yùn)用Verilog HDL語(yǔ)言的編程開發(fā)流程，包括源程序的輸入、編譯、模擬仿真及程序下載。

通過(guò)學(xué)習(xí)Verilog硬件描述語(yǔ)言，以及利用Verilog HDL進(jìn)行數(shù)字電路設(shè)計(jì)和FPGA開發(fā)的方法?？勺寣W(xué)生初步掌握代表當(dāng)今數(shù)字邏輯設(shè)計(jì)前沿的FPGA開發(fā)的設(shè)計(jì)流程。除基本組合邏輯電路實(shí)驗(yàn)外，還可以追加時(shí)序邏輯電路的設(shè)計(jì)實(shí)驗(yàn)、。

3 口袋實(shí)驗(yàn)室之組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)

本實(shí)驗(yàn)所用口袋實(shí)驗(yàn)室為Basys3電路板，板上的LED燈是共陰極的連接方式，當(dāng)輸入高電平‘1’時(shí)，LED亮；當(dāng)撥動(dòng)開關(guān)靠近數(shù)字標(biāo)稱端輸出為低電平‘0’。

3.1 簡(jiǎn)單門電路的實(shí)現(xiàn)

在數(shù)字電路中，二輸入與門電路、或門電路、非門電路、與非門電路、或非門電路和異或門電路的邏輯表達(dá)式如下所示，真值表如表1。

下面分別給出這些門電路的行為描述方式（Behavioral）和邏輯寄存器傳輸描述方式（Register Transfer Level，RTL）。可以看出，行為描述方式和邏輯表達(dá)式十分接近，而寄存器傳輸描述方式則是以真值表為依據(jù)進(jìn)行編寫的。 具體操作步驟如下：

（1） 利用向?qū)В⒁粋€(gè)新項(xiàng)目，工程名為expe1，頂層文件名也指定為gate。

（2） 新建一個(gè)Verilog HDL文件。

（3） 在Verilog HDL文件中輸入程序：

a 行為描述方式源程序：

module gate（a，b，c1，c2，c3，c4，c5，c6）；

input a，b；

output c1，c2，c3，c4，c5，c6；

assign c1=a&b；

assign c2=a|b；

assign c3=～a；

assign c4=～（a&b）；

assign c5=～（a|b）；

assign c6=a^b；

endmodule

b 寄存器傳輸描述方式源程序：

module gate（a，b，c1，c2，c3，c4，c5，c6）；

input a，b；

output c1，c2，c3，c4，c5，c6；

reg c1，c2，c3，c4，c5，c6；

always@（a or b） begin

case（{a，b}）

2'b00：

begin

c1

end

2'b01：

begin

c1

end

2'b10：

begin

c1

end

2'b11：

begin

c1

end

default：

begin

c1

end

endcase

end

endmodule

（1） 進(jìn)行語(yǔ)法檢查和綜合編譯。

（2） 編寫testbench，進(jìn)行時(shí)序仿真。

（3） 分配管腳，生成*.bit文件（管腳分配可參照后續(xù)實(shí)驗(yàn)結(jié)果部分）。

（4） 下載。

3.2 三態(tài)門電路的實(shí)現(xiàn)

在數(shù)字電路中，三態(tài)門電路是在普通門電路的基礎(chǔ)上附加控制電路構(gòu)成的。三態(tài)門主要用于可編程邏輯器件管腳的雙向口設(shè)置。三態(tài)門的邏輯電路圖如圖3所示，真值表如表2。

根據(jù)三態(tài)門的邏輯電路圖和真值表，不難看出三態(tài)門電路的基本工作原理是：當(dāng)控制端口的輸入使能信號(hào)EN=’1’，那么直接將輸入端口的數(shù)據(jù)送到輸出端口上；當(dāng)控制端口的輸入使能信號(hào)EN=’0’，那么這時(shí)輸出端口呈高阻狀態(tài)。 具體操作步驟如下：

（1） 利用向?qū)?，建立一個(gè)新項(xiàng)目，工程名為expe2，頂層文件名也指定為tri_gate。

（2） 新建一個(gè)Verilog HDL文件。

（3） 在Verilog HDL文件中輸入程序：

module tri_gate（din，en，dout）；

input din，en；

output dout；

reg dout；

always@（din or en） begin

if（en==1） dout

else dout

end

endmodule

（4） 進(jìn)行語(yǔ)法檢查和綜合編譯。

（5） 進(jìn)行時(shí)序仿真。

（6） 重新分配管腳，生成*.bit文件（管腳分配可參照實(shí)驗(yàn)結(jié)果部分）。

（7） 下載。

3.3 實(shí)驗(yàn)結(jié)果

1） 兩輸入與門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見表3、表4。

2） 二輸入或門電路、非門電路、與非門電路、或非門電路和異或門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見表5、表6。

3） 三態(tài)門電路的管腳分配表和實(shí)驗(yàn)結(jié)果對(duì)照表見表7、表8。

4 結(jié)束語(yǔ)

本組合邏輯電路設(shè)計(jì)是基于Xilinx（賽靈思公司）Basys3口袋實(shí)驗(yàn)室實(shí)現(xiàn)的，主要內(nèi)容為簡(jiǎn)單門電路和三態(tài)門電路。在此口袋實(shí)驗(yàn)室的電路板上還可以實(shí)現(xiàn)編碼/譯碼器，比較器，全加器等組合邏輯功能。項(xiàng)目中使用的口袋實(shí)驗(yàn)室由于其優(yōu)秀的軟、硬件平臺(tái)，在本科教學(xué)中有多方面的應(yīng)用價(jià)值。

1）在Vivado 2014.3環(huán)境下，可推動(dòng)Verilog HDL基本語(yǔ)法的學(xué)習(xí)，有利于學(xué)生掌握Verilog HDL編程設(shè)計(jì)的基礎(chǔ)。 而Verilog HDL和VHDL并稱為業(yè)界最流行的兩種硬件描述語(yǔ)言，其重要性不言而喻。

2）在本科嵌入式方向的《數(shù)字邏輯》、《計(jì)算機(jī)組成原理》、《計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)》三門課程間有一條銜接與貫通的主線：即由計(jì)算機(jī)組成基礎(chǔ)部件到單/多周期CPU和中斷/IO處理CPU，再到基本流水線CPU。本實(shí)驗(yàn)平臺(tái)可直接應(yīng)用于這三門課程。不僅能節(jié)約學(xué)生熟悉實(shí)驗(yàn)平臺(tái)的時(shí)間，而且同一實(shí)驗(yàn)平臺(tái)有利于他們溫故而知新。

3）讓嵌入式方向的學(xué)生開始學(xué)習(xí)滿足較高專業(yè)需求的實(shí)驗(yàn)內(nèi)容。打通面向嵌入式方向的基礎(chǔ)實(shí)驗(yàn)課程的教學(xué)內(nèi)容，有利于學(xué)生較系統(tǒng)、深刻地掌握滿足專業(yè)要求的軟硬件知識(shí)，鍛煉他們的系統(tǒng)設(shè)計(jì)能力。

參考文獻(xiàn)：

[1] 白中英，謝松云等.數(shù)字邏輯[M].6版.北京：科學(xué)出版社，2013.

[2] RichardE.Haskell著，鄭利浩譯.FPGA數(shù)字邏輯設(shè)計(jì)教程―Verilog[M].北京：電子工業(yè)出版社，2013.

[3] 何賓.Xilinx FPGA設(shè)計(jì)權(quán)威指南：Vivado集成設(shè)計(jì)環(huán)境[M].北京：清華大學(xué)出版社，2014.

篇2

關(guān)鍵詞：CPLD；直流無(wú)刷電機(jī)；死區(qū)發(fā)生器；IPM；VHDL

中圖分類號(hào)：TP274+.53文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)08-004-03

A Drive Circuit Design for BLDC Motor Based on CPLD

TAN Zhenfan,LIN Rongsen,WANG Hongbo,GUO Lidong

(College of Automation,Harbin Engineering University,Harbin,150001,China)

Abstract：This paper presents a drive circuit for BLDC motor based on CPLD.Its hardware and software design are described in detail,to realize motor protection by using software instead of logic gate.The phaseswitch coding,dead time generator and IPM interface circuit are implemented by using the EPM7064SLC4410 CPLD as the central controller.The software design is implemented by VHDL,instead of RC to realize clead time generator.The design has advantages of small size,convenient debugging and flexible dead time.

Keywords：CPLD；BLDC motor；dead time generator；IPM；VHDL

直流無(wú)刷電機(jī)廣泛應(yīng)用于計(jì)算機(jī)設(shè)備、數(shù)控機(jī)床、機(jī)器人、伺服系統(tǒng)、汽車、家電等領(lǐng)域。本文介紹的電機(jī)驅(qū)動(dòng)電路就是某穩(wěn)定平臺(tái)的角度伺服控制回路的驅(qū)動(dòng)部分。本文中設(shè)計(jì)的基于CPLD的電機(jī)驅(qū)動(dòng)電路，充分利用CPLD的硬件可編程和實(shí)現(xiàn)邏輯運(yùn)算方便的特點(diǎn)，用一片CPLD代替原有十幾片邏輯門和一部分模擬電路。采用VHDL語(yǔ)言編程實(shí)現(xiàn)相關(guān)邏輯。利用CPLD在線可編程的特點(diǎn)，可以很方便的對(duì)系統(tǒng)進(jìn)行調(diào)試。

1 無(wú)刷直流電機(jī)的驅(qū)動(dòng)原理

直流無(wú)刷電動(dòng)機(jī)是由電動(dòng)機(jī)本體、轉(zhuǎn)子位置傳感器和電子開關(guān)電路組成一個(gè)閉環(huán)系統(tǒng)。與一般的有刷電機(jī)不同，他的定子為電樞繞組，轉(zhuǎn)子采用永磁體。本文介紹的電動(dòng)機(jī)采用了3相Y型聯(lián)結(jié)的全控電路，其基本構(gòu)成如┩1所示。

其電子開關(guān)電路為6個(gè)IGBT組成的三相逆變電路。直流無(wú)刷電機(jī)驅(qū)動(dòng)電路的作用就是對(duì)來(lái)自電機(jī)轉(zhuǎn)子位置傳感器的位置信號(hào)、來(lái)自外部的PWM控制信號(hào)以及其他控制信號(hào)采樣并進(jìn)行譯碼，使A，B，C三相繞組能按要求的順序?qū)?，?shí)現(xiàn)定子繞組的正確換相，從而使電機(jī)正常運(yùn)行。在實(shí)際應(yīng)用中還要對(duì)電機(jī)的過(guò)壓、欠壓、過(guò)流、過(guò)熱保護(hù)等進(jìn)行設(shè)計(jì)。并按要求進(jìn)行光電隔離和基極驅(qū)動(dòng)電路設(shè)計(jì)。

圖1 直流無(wú)刷電動(dòng)機(jī)的基本構(gòu)成

2 系統(tǒng)總體方案設(shè)計(jì)

電動(dòng)機(jī)驅(qū)動(dòng)電路包括3個(gè)部分，即:

（1） CPLD核心控制電路；

（2） 驅(qū)動(dòng)及隔離電路；

（3） IPM接口電路；其系統(tǒng)框圖如圖2所示。

3 硬件電路設(shè)計(jì)

3.1 CPLD控制電路

該部分是電動(dòng)機(jī)驅(qū)動(dòng)電路的核心部分見圖3，其信號(hào)采集、換相譯碼、死區(qū)發(fā)生器設(shè)計(jì)以及故障處理均由該部分完成。采集的信號(hào)有：電機(jī)控制器的PWM信號(hào)；正反轉(zhuǎn)控制信號(hào)；經(jīng)過(guò)整形的電機(jī)的霍爾位置傳感器的位置信號(hào)；來(lái)自IPM模塊的電機(jī)的欠壓、過(guò)壓、過(guò)流、過(guò)熱等故障檢測(cè)信號(hào)。這些信號(hào)輸入到CPLD后，通過(guò)CPLD的軟件實(shí)現(xiàn)換相譯碼、編程死區(qū)和電機(jī)保護(hù)邏輯，最后輸出控制信號(hào)UP，VP，WP，UN，VN，WN到IPM的三相逆變電路?？刂齐姍C(jī)的三相電樞正確換相，從而使電機(jī)正常運(yùn)行。

圖2 系統(tǒng)方案設(shè)計(jì)圖

圖3 電機(jī)的CPLD控制電路

霍爾傳感器信號(hào)的整形電路如圖4所示：

圖4 霍爾傳感器的整形電路

采用4路精密電壓比較器LM339完成。對(duì)來(lái)自霍爾傳感器的信號(hào)進(jìn)行整形，并對(duì)輸出到CPLD的信號(hào)加濾波電容濾波。

3.2 驅(qū)動(dòng)隔離電路

驅(qū)動(dòng)隔離電路包括光電隔離電路和基極驅(qū)動(dòng)電路。

光電隔離電路的作用是實(shí)現(xiàn)CPLD控制電路與IPM模塊之間的電氣隔離。隔離信號(hào)有2部分：

（1） CPLD輸出到IPM模塊的UP等控制信號(hào)；

（2） IPM反饋給CPLD的電機(jī)故障診斷信號(hào)F1，F(xiàn)2，F(xiàn)3，F(xiàn)4；

UP等信號(hào)的電氣隔離采用高速光電耦合芯片6N137，該芯片的最大延遲時(shí)間為75 ns?？蓪?shí)現(xiàn)3 000 V DC的高電壓隔離，適合于電氣控制場(chǎng)合。IPM反饋給CPLD信號(hào)的電氣隔離由光電耦合芯片4N25完成，如圖5所示。

圖5 光電隔離電路

基極驅(qū)動(dòng)電路采用9014三極管，并使三極管工作在開關(guān)狀態(tài)。增加控制信號(hào)的驅(qū)動(dòng)能力，并最終輸出控制電壓給IPM模塊的三相逆變電路。如圖6所示：

圖6 基極驅(qū)動(dòng)電路

3.3 IPM接口電路設(shè)計(jì)

IPM（智能功率模塊）將多個(gè)IGBT集成到一起，廣泛應(yīng)用于無(wú)噪聲逆變器、低噪聲UPS和伺服控制器中。一般含有柵極驅(qū)動(dòng)、短路保護(hù)、過(guò)壓、過(guò)流保護(hù)等。本文采用三菱電機(jī)生產(chǎn)的PM75CSA120的IPM模塊實(shí)現(xiàn)驅(qū)動(dòng)電機(jī)所需的三相逆變電路。他內(nèi)部集成6只IGBT，每2只對(duì)應(yīng)電機(jī)的一相。其額定負(fù)載電流為75 A，額定控制電壓為1 200 V。另外還集成過(guò)流、過(guò)熱、欠壓、短路等故障檢測(cè)電路，其示意圖如圖7所示。

出現(xiàn)故障時(shí)，IPM會(huì)將檢測(cè)信號(hào)FO送到CPLD進(jìn)行處理，采取相應(yīng)的措施，提高系統(tǒng)的可靠性。

IPM工作需要單獨(dú)的電源供電，與控制電路電源嚴(yán)格分開。其中上橋臂的3個(gè)IGBT各自需要1路電源，下橋臂的3個(gè)IGBT共用1個(gè)電源，這樣就需要4路電源。其電源模塊的電路如圖8所示。

智能功率模塊將功率電子器件和驅(qū)動(dòng)電路集成到一起，并且內(nèi)藏有故障檢測(cè)電路，不僅體積小，而且可靠性高。

圖7 IPM模塊故障檢測(cè)電路

圖8 IPM模塊電源電路

4 系統(tǒng)軟件設(shè)計(jì)

4.1 軟件構(gòu)架設(shè)計(jì)

CPLD的軟件采用VHDL語(yǔ)言編程實(shí)現(xiàn)。軟件模塊間的程序并行執(zhí)行，沒有程序流程圖，只能用程序架構(gòu)表示。CPLD的軟件主要有電機(jī)的換相譯碼、死區(qū)發(fā)生器設(shè)計(jì)、故障處理和PWM與轉(zhuǎn)向控制等功能，其軟件構(gòu)架如圖9所示。

圖9 CPLD軟件架構(gòu)圖

4.2 換相譯碼程序設(shè)計(jì)

換相譯碼器的作用是根據(jù)當(dāng)前位置信號(hào)和PWM控制信號(hào)以及轉(zhuǎn)向控制信號(hào)Q，確定出UP，VP，WP，UN，VN，WN的相應(yīng)值。需要實(shí)現(xiàn)的邏輯表達(dá)式為：

ИИUP={(CHQ)&BHQ)}&PWMИ

4.3 死區(qū)發(fā)生器設(shè)計(jì)

為防止三相逆變電路上下橋臂的IGBT產(chǎn)生“共態(tài)導(dǎo)通”的現(xiàn)象,導(dǎo)致短路。需要給IGBT的控制信號(hào)的上升沿設(shè)置死區(qū)，使其在一段延時(shí)之后才真正達(dá)到高電平。

死區(qū)發(fā)生器設(shè)計(jì)采用飽和計(jì)數(shù)器的方式，類似于電容的充放電過(guò)程，需產(chǎn)生如圖10所示的時(shí)序。其規(guī)則為：

(1) 當(dāng)UP_IN輸入為0時(shí)，如果計(jì)數(shù)值T等于0，則計(jì)數(shù)值T保持不變，否則作減1計(jì)數(shù)；

(2) 當(dāng)UP_IN輸入為1時(shí)，如果計(jì)數(shù)值T等于max，則計(jì)數(shù)值T保持不變，否則做加1計(jì)數(shù)；

(3) 當(dāng)輸入為1且死區(qū)計(jì)數(shù)器數(shù)值T為MAX時(shí)，UP=1對(duì)應(yīng)IGBT導(dǎo)通；

(4) 當(dāng)死區(qū)計(jì)數(shù)器數(shù)值在0 ~ MAX之間時(shí)，UP＝0，對(duì)應(yīng)IGBT關(guān)閉；

圖10 死區(qū)發(fā)生器時(shí)序圖

下面為死區(qū)時(shí)間為N個(gè)時(shí)鐘周期的VHDL程序，程序的運(yùn)行結(jié)果如下。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_unsigned.ALL;

ENTITY dead_time IS

PORT(

clk,UP_IN: IN STD_LOGIC;

UP: OUT STD_LOGIC

);

END dead_time;

ARCHITECTURE fun OF dead_time IS

CONSTANT DEADTIME:INTEGER:=N;//設(shè)置死區(qū)

[JY]時(shí)間

signal count: integer range 0 to DEADTIME;

BEGIN

process(clk)

begin

if(clk′event and clk=′1′) then

if(UP_IN=′1′ and count/=deadtime) then

count

elsif(UP_IN=′0′ and count/=0) then

count

UP

end if;

if(UP_IN=′1′ and count=deadtime) then

UP

end if;

if(UP_IN=′0′ and count=0) then

UP

end if;

end if;

end process;

END FUN;

[BT3-*3]4.4 IPM故障處理

在系統(tǒng)中故障檢測(cè)信號(hào)的處理是把信號(hào)引入到CPLD中，然后UP實(shí)現(xiàn)UPout=UPF1UN的邏輯后輸出，既保證IPM出現(xiàn)故障時(shí)，UP無(wú)輸出，又保證UP與UN的反邏輯。

5 結(jié) 語(yǔ)

介紹一種采用CPLD做核心控制器的無(wú)刷直流電動(dòng)機(jī)的驅(qū)動(dòng)電路的設(shè)計(jì)。實(shí)現(xiàn)電機(jī)驅(qū)動(dòng)所需的換相邏輯、電機(jī)運(yùn)行故障處理以及可以靈活設(shè)置死區(qū)時(shí)間的死區(qū)發(fā)生器。該電機(jī)驅(qū)動(dòng)電路可以用于高精度的伺服控制系統(tǒng)中。

參 考 文 獻(xiàn)

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